KR100306906B1

KR100306906B1 - Semiconductor memory

Info

Publication number: KR100306906B1
Application number: KR1019980057816A
Authority: KR
Inventors: 김현
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-12-23
Filing date: 1998-12-23
Publication date: 2001-12-06
Also published as: KR20000041810A

Abstract

본 발명은 반도체 메모리에 관한 것으로, 메모리 셀 어레이를 구성하는 각각의 블록에서 서로 다른 컬럼 어드레스로 지정되는 매트에 결함이 발생한 경우에도 이를 선택적으로 구제할 수 있도록 하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and an object of the present invention is to be able to selectively repair a defect in a mat designated by a different column address in each block of the memory cell array.

이와 같은 목적의 본 발명은 셀 어레이와 컬럼 어드레스 제어회로, 매트 선택회로, 어드레스 디코더를 포함하여 이루어진다. 셀 어레이는 컬럼 어드레스의 최상위 비트와 로우 어드레스의 최상위 비트에 의해 선택되는 제 1 내지 제 4 매트를 갖는다. 컬럼 어드레스 제어회로는 컬럼 어드레스의 최상위 비트를 비활성화시킨다. 매트 선택회로는 제 1 내지 제 4 매트 가운데 결함이 발생한 매트의 어드레스 정보가 저장되고, 제 1 내지 제 4 매트 가운데 두 개의 매트만이 선택되도록 제어한다. 어드레스 디코더는 매트 선택회로에서 출력되는 어드레스를 디코딩하여 해당 메모리 셀을 선택한다.The present invention for this purpose comprises a cell array, a column address control circuit, a mat selection circuit, and an address decoder. The cell array has first to fourth mats selected by the most significant bit of the column address and the most significant bit of the row address. The column address control circuitry deactivates the most significant bit of the column address. The mat selection circuit stores the address information of a mat having a defect among the first to fourth mats, and controls only two mats among the first to fourth mats to be selected. The address decoder decodes the address output from the mat selection circuit and selects the corresponding memory cell.

Description

Semiconductor memory

본 발명은 반도체 메모리에 관한 것으로, 특히 컬럼 어드레스의 최상위 비트에 의해 선택되는 다수개의 매트를 갖는 반도체 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly to semiconductor memories having a plurality of mats selected by the most significant bit of the column address.

도 1은 종래의 반도체 메모리의 어드레스 입력 경로를 나타낸 블록도이다. 도 1에 나타낸 바와 같이, 어드레스 버퍼(102)를 통하여 입력된 어드레스(ADD)는 어드레스 디코더(104)에 의해 디코딩되고, 디코딩 결과에 따라 메모리 셀 어레이(106)의 셀 가운데 하나가 선택되어 데이터의 리드 또는 라이트 동작이 이루어진다.1 is a block diagram illustrating an address input path of a conventional semiconductor memory. As shown in FIG. 1, an address ADD input through the address buffer 102 is decoded by the address decoder 104, and one of the cells of the memory cell array 106 is selected according to the decoding result to select the data. A read or write operation is made.

이와 같은 반도체 메모리의 동작특성을 도 2에 나타내었다. 도 2에서 클럭 A의 시점에서 로우 어드레스(X0∼X13)가 입력되어 해당 워드라인이 활성화된다. 일정 시간이 경과한 후에 컬럼 어드레스(Y0∼Y8)가 입력되면 클럭 B의 시점에서 해당 메모리 셀을 대상으로 데이터의 리드 또는 라이트 동작이 이루어진다. 역시 일정시간이 경과한 후에 클럭 C의 시점에서 비트 라인의 프리차지 동작이 이루어진다.2 shows the operation characteristics of the semiconductor memory. In FIG. 2, the row addresses X0 to X13 are input at the time of the clock A to activate the corresponding word line. When the column addresses Y0 to Y8 are input after a predetermined time has elapsed, data read or write operations are performed on the corresponding memory cells at the time of the clock B. After a predetermined time elapses, the bit line precharge operation is performed at the time of the clock C.

도 3은 종래의 반도체 메모리의 셀 구조와 어드레스의 관계를 나타낸 도면이다. 도 3에는 모두 여덟 개의 매트(A0∼D1)가 구비되어 있는데, 매트열 0의 네 개의 매트(A0∼D0)는 컬럼 어드레스의 최상위 비트의 반전된 신호인 /Y8에 의해 선택되고, 매트열 1의 네 개의 매트(A1∼D1)는 컬럼 어드레스의 최상위 비트인 Y8에 의해 선택된다. 블록 A행의 두 개의 블록 A0과 A1은 로우 어드레스의 상위 두 번째 비트의 반전된 신호인 /X12에 의해 선택되고, 블록 B행의 B0과 B1은 로우 어드레스의 상위 두 번째 비트인 /X12에 의해 선택된다. 블록 C행의 두 개의 블록 C0과 C1은 로우 어드레스의 상위 두 번째 비트의 반전된 신호인 /X12에 의해 선택되고, 블록 D행의 D0과 D1은 로우 어드레스의 상위 두 번째 비트인 /X12에 의해 선택된다. 블록 A행과 블록 B행은 로우 어드레스의 최상위 비트의 반전된 신호인 /X13에 의해 선택되고, 블록 C행과 블록 D행은 로우 어드레스의 최상위 비트인 X13에 의해 선택된다.3 is a diagram showing a relationship between a cell structure and an address of a conventional semiconductor memory. In FIG. 3, eight mats A0 to D1 are provided in total. The four mats A0 to D0 of the mat column 0 are selected by / Y8, which is an inverted signal of the most significant bit of the column address, and the mat column 1. The four mats A1 to D1 are selected by Y8, which is the most significant bit of the column address. The two blocks A0 and A1 of the row A block are selected by / X12, the inverted signal of the upper second bit of the row address, and B0 and B1 of the row B block by the upper second bit of the row address, / X12. Is selected. The two blocks C0 and C1 of the row C block are selected by / X12, the inverted signal of the upper second bit of the row address, and D0 and D1 of the row D block by the upper second bit of the row address, / X12. Is selected. The block A row and the block B row are selected by / X13, the inverted signal of the most significant bit of the row address, and the block C row and the block D row are selected by the X13, which is the most significant bit of the row address.

이와 같은 종래의 메모리 셀 어레이에서, 일부 매트에 결함이 발생하여 사용할 수 없는 경우에는, 이 가운데 일부만을 사용하도록 한다. 도 3에서는 결함이 발생하는 경우 여덟 개의 매트 가운데 네 개의 매트만을 사용하는 것이 가능한데 그 조합을 보면 "A0, B0, C0, D0" 또는 "A1, B1, C1, D1", "A0, A1, B0, B1", "C0, C1, D0, D1"과 같은 조합이 가능하다.In such a conventional memory cell array, when some mats fail and cannot be used, only some of them are used. In FIG. 3, when a defect occurs, only four of the eight mats can be used, and the combination thereof is "A0, B0, C0, D0" or "A1, B1, C1, D1", "A0, A1, B0". , B1 "," C0, C1, D0, D1 "can be combined.

그러나 A1과 B1 가운데 하나의 매트에 결함이 발생하고, C0과 C1 가운데 하나의 매트에 결함이 발생하는 경우에는 도 3에 나타낸 메모리 셀 전체를 포기해야 하기 때문에 그만큼 수율이 떨어진다.However, in the case where a defect occurs in one mat of A1 and B1, and a defect occurs in one mat of C0 and C1, the yield decreases because the entire memory cell shown in FIG. 3 must be abandoned.

따라서 본 발명은 메모리 셀 어레이를 구성하는 각각의 블록에서 서로 다른 컬럼 어드레스로 지정되는 매트에 결함이 발생한 경우에도 이를 선택적으로 구제할 수 있도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to enable a selective relief even when a defect occurs in a mat designated by a different column address in each block of the memory cell array.

이와 같은 목적의 본 발명은 셀 어레이와 컬럼 어드레스 제어회로, 매트 선택회로, 어드레스 디코더를 포함하여 이루어진다.The present invention for this purpose comprises a cell array, a column address control circuit, a mat selection circuit, and an address decoder.

셀 어레이는 컬럼 어드레스의 최상위 비트와 로우 어드레스의 최상위 비트에 의해 선택되는 제 1 내지 제 4 매트를 갖는다. 컬럼 어드레스 제어회로는 컬럼 어드레스의 최상위 비트를 비활성화시킨다. 매트 선택회로는 제 1 내지 제 4 매트 가운데 결함이 발생한 매트의 어드레스 정보가 저장되고, 제 1 내지 제 4 매트 가운데 두 개의 매트만이 선택되도록 제어한다. 어드레스 디코더는 매트 선택회로에서 출력되는 어드레스를 디코딩하여 해당 메모리 셀을 선택한다.The cell array has first to fourth mats selected by the most significant bit of the column address and the most significant bit of the row address. The column address control circuitry deactivates the most significant bit of the column address. The mat selection circuit stores the address information of a mat having a defect among the first to fourth mats, and controls only two mats among the first to fourth mats to be selected. The address decoder decodes the address output from the mat selection circuit and selects the corresponding memory cell.

도 1은 종래의 반도체 메모리의 어드레스 경로를 나타낸 블록도.1 is a block diagram showing an address path of a conventional semiconductor memory.

도 2는 종래의 반도체 메모리의 동작특성을 나타낸 타이밍 다이어그램.2 is a timing diagram showing operation characteristics of a conventional semiconductor memory.

도 3은 종래의 반도체 메모리의 셀 구조와 어드레스의 관계를 나타낸 도면.3 is a diagram showing a relationship between a cell structure and an address of a conventional semiconductor memory.

도 4는 본 발명에 따른 어드레스 입력경로를 나타낸 블록도.4 is a block diagram illustrating an address input path according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

102, 402 : 어드레스 입력버퍼 104, 408 : 어드레스 디코더102, 402: address input buffer 104, 408: address decoder

106, 410 : 메모리 셀 어레이 404 : 컬럼 어드레스 제어회로106, 410: memory cell array 404: column address control circuit

406 : 매트 선택회로 408 : 어드레스 디코더406: matte selection circuit 408: address decoder

이와같이 이루어지는 본 발명의 바람직한 실시예를 도 4를 참조하여 설명하면 다음과 같다. 도 4는 본 발명에 따른 어드레스 입력경로를 나타낸 블록도이다. 어드레스 입력버퍼(402)를 통하여 어드레스가 입력되면, 컬럼 어드레스 제어회로(404)에서는 컬럼 어드레스의 최상위 비트를 디세이블 시킨다. 컬럼 어드레스의 최상위 비트가 디세이블된 어드레스는 매트 선택회로에 입력된다. 매트 선택회로에는 결함이 발생하여 더 이상 사용할 수 없는 매트의 어드레스 정보가 저장되며, 퓨즈 어레이 등으로 구현한다. 매트 선택회로(406)를 통과한 어드레스는 어드레스 디코더(408)에 의해 디코딩되어 메모리 셀 어레이에서 해당 셀을 선택한다.Referring to Figure 4 the preferred embodiment of the present invention made as described above is as follows. 4 is a block diagram illustrating an address input path according to the present invention. When an address is input through the address input buffer 402, the column address control circuit 404 disables the most significant bit of the column address. The address at which the most significant bit of the column address is disabled is input to the mat selection circuit. The mat selection circuit stores address information of a mat, which is no longer available due to a defect, and is implemented as a fuse array. The address passed through the matte selection circuit 406 is decoded by the address decoder 408 to select that cell in the memory cell array.

이와 같은 본 발명에 따른 반도체 메모리에서, 매트 선택회로(406)의 동작특성을 도 3에 나타낸 셀 어레이를 참조하여 더욱 상세히 설명하면 다음과 같다. 도 3에서, 매트 A1과 C0에 결함이 발생한 경우에는 매트 A1과 B1, C0, D0은 사용할 수 없다. 뿐만 아니라 기존의 어드레싱 방법에 따르면 결함이 발생하지 않은 A0과 B0, C1, D1도 구제할 수 없다.In the semiconductor memory according to the present invention, the operation characteristics of the mat selection circuit 406 will be described in more detail with reference to the cell array shown in FIG. 3. In Fig. 3, when the defects occur in the mats A1 and C0, the mats A1, B1, C0, and D0 cannot be used. In addition, according to the conventional addressing method, A0, B0, C1, and D1 that do not have a defect cannot be saved.

그러나 본 발명에 따른 매트 선택회로에서는 결함이 발생한 매트의 정보를 저장하고 있기 때문에, 로우 어드레스의 최상위 비트의 반전된 신호인 /X13에 의해 블록 A와 B가 선택된 경우에는 디세이블된 컬럼 어드레스의 최상위 비트 Y8과 /Y8 대신 별도의 매트 선택신호를 발생시켜서 결함이 발생하지 않은 매트 A0과 B0만이 선택되도록 한다. 블록 C와 D가 선택된 경우에도 디세이블된 컬럼 어드레스의 최상위 비트 Y8과 /Y8 대신 별도의 제어신호를 발생시켜서 매트 C1과 D1만이 선택되도록 한다.However, in the mat selection circuit according to the present invention, since the information on the defective mat is stored, when blocks A and B are selected by / X13, the inverted signal of the most significant bit of the row address, the most significant column address is disabled. Instead of bits Y8 and / Y8, separate matte selection signals are generated so that only mats A0 and B0 that do not have a fault are selected. Even when blocks C and D are selected, separate control signals are generated instead of the most significant bits Y8 and / Y8 of the disabled column address so that only mats C1 and D1 are selected.

따라서 본 발명은 메모리 셀 어레이를 구성하는 각각의 블록에서 서로 다른 컬럼 어드레스로 지정되는 매트에 결함이 발생한 경우에도 이를 선택적으로 구제할 수 있도록 하여 결함 구제 효율을 높이는 효과를 제공한다.Accordingly, the present invention provides an effect of increasing the defect repair efficiency by selectively repairing a defect in a mat designated by a different column address in each block of the memory cell array.

Claims

In a semiconductor memory,

A cell array having first to fourth mats selected by the most significant bit of the column address and the most significant bit of the row address;

A column address control circuit for inactivating the most significant bit of the column address;

A mat selection circuit for storing address information of a mat having a defect among the first to fourth mats and controlling only two mats among the first to fourth mats to be selected;

And an address decoder to decode an address output from the mat selection circuit and select a corresponding memory cell.