KR100299818B1 - Integrated circuit chip carrier insert - Google Patents
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Abstract
본 발명은 다양한 소자형태 및 목적에 보편적으로 사용할 수 있는 칩 캐리어용 인서트에 관한 것으로, 본 발명의 칩 캐리어 인서트는 일반적인 캐리어 플로어 및/또는 기존의 다양한 캐리어의 프레임내에 QFP(quad-flat-pack)형 및 TQFP(thin-quad-flat-pack)형 모두의 집적회로칩들을 수용할 수 있게 하거나 아니면 별개의 전용 집적회로칩 캐리어를 사용해야 하는 경우 이 두 형태의 집적회로칩들이 단일의 집적회로칩캐리어의 프레임을 이용할 수 있게 해주는 어댑터 인서트로서 작용한다.The present invention relates to inserts for chip carriers that can be used universally for a variety of device shapes and purposes, wherein the chip carrier inserts of the present invention can be used in a general carrier floor and / or in the frame of various conventional carriers. Both types of integrated circuit chips can be integrated into a single integrated circuit chip carrier if it is capable of accommodating both integrated and thin-quad-flat-pack (TQFP) integrated circuit chips or if a separate dedicated integrated circuit chip carrier must be used. It acts as an adapter insert that makes the frame available.
Description
본 발명은 집적회로칩의 운송 및 취급에 사용하는 집적회로칩 캐리어에 관한 것으로, 특히 다양한 소자형태 및 목적에 보편적으로 사용할 수 있는 칩 캐리어용 인서트에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to integrated circuit chip carriers for use in the transportation and handling of integrated circuit chips, and more particularly to inserts for chip carriers that can be used universally for a variety of device types and purposes.
집적회로와 같은 전자소자의 제조에 관련하여 제조비용을 감소시키고, 소자의 크기를 소형화시킴과 동시에 소자의 전자적인 기능들의 밀도를 높일 수 있는 제조방법에 대한 요구가 계속되어 왔다. 이러한 소자들의 제조에 관련한 단위비용을 감소시키기 위해 제조자들은 다수의 소자들을 동시에 시험하여 소자 시험속도를 증가시켜 왔다.In the manufacture of electronic devices such as integrated circuits, there is a demand for a manufacturing method that can reduce manufacturing costs, reduce the size of the device, and at the same time increase the density of electronic functions of the device. To reduce the unit cost associated with manufacturing these devices, manufacturers have tested multiple devices simultaneously to increase device test speeds.
반도체산업에서는 통상적으로 시험할 다수의 전자 소자들을 시험 트레이상에 위치시킨 후 이 전자 소자들을 대응하는 다수의 시험 접촉자들을 갖는 시험헤드판에 결합시키는 방법을 행해왔다. 각 소자를 소위 칩 캐리어로 불리우는 후술할 소자의 시트(seat)상에 위치시키고, 그 뒤에 다수의 이러한 칩캐리어들을 시험 트레이상에 행렬로 배열시킨다. 이와 같이 다수의 칩캐리어들이 배열된 시험 트레이를 시험고정구와 수직으로 일렬로 정렬되게(즉, 상부 또는 하부에 위치되게) 배치시킨다. 상기 시험고정구는 시험할 각 소자의 핀들과 접촉하여 그 소자에 시험신호들을 공급하고 그 소자로부터 시험신호들을 수신하는 시험 접촉자(시험 핀)들을 포함한다. 각 시험접촉자들에는 그에 대응하는 캐리어 모듈이 일렬로 정렬되어, 시험 트레이와 시험고정구가 서로 근접하는 수직방향으로 상대 이동할 시 접촉자는 캐리어 모듈내에 위치된 전자소자와 결합되게 되어 있다.The semiconductor industry has typically done a method of placing a plurality of electronic devices to be tested on a test tray and then coupling the electronic devices to a test head plate having a corresponding plurality of test contacts. Each device is placed on a seat of a device, which will be described later, called a chip carrier, and then a number of such chip carriers are arranged in a matrix on a test tray. Thus arranged test trays arranged with a plurality of chip carriers are arranged in a line (ie, located above or below) perpendicular to the test fixture. The test fixture includes test contacts (test pins) that contact the pins of each device to be tested to supply test signals to and receive test signals from the device. Each of the test contacts has a corresponding carrier module arranged in a row so that the contactor is engaged with an electronic element located in the carrier module when the test tray and the test fixture move relative to each other in the vertical direction.
접촉자에는 시험할 전자소자들의 도선들과 전기적인 통신을 하는 다수의 시험핀 또는 시험도선이 구비되어 있다. 전자소자 시험시스템, 일례로 집적회로소자 시험기에는 자동 시험 처리기가 전기접속되어 있는데, 상기 전기소자 시험시스템은 전자소자에 시험신호를 공급하기 위한 시험신호발생기와, 시험결과를 분석하기 위한 신호비교기를 포함한다. 이러한 결과에 근거하여, 전자소자들은 시험공정내의 또 다른 위치로 이송된 후 적절한 처리를 위해 분류된다.The contact is provided with a number of test pins or test leads in electrical communication with the leads of the electronic elements to be tested. In an electronic device test system, for example, an integrated circuit device tester, an automatic test processor is electrically connected. The electric device test system includes a test signal generator for supplying a test signal to an electronic device, and a signal comparator for analyzing a test result. Include. Based on these results, the electronics are transferred to another location in the test process and then sorted for proper processing.
규격 전자칩들의 크기 및 구성은 현재 급속하게 변화되고 있다. 일부 고속 집적회로소자들의 경우는 QFP(quad-flat-pack)소자와 같은 기존의 패키지형태에서 사용한 비교적 긴 신호도선들 대신 짧은 신호도선을 사용하고 있다. 일례로 보다 새로운 형태의 집적회로소자들의 경우는 소위 TQFP(thin-quad-flat-pack)로 불리우는 패키지에 몰드되게 된다. 이러한 집적소자들을 시험하기 위해 시험트레이를 이용하는 경우에는 도선들사이의 전기 절연체를 고정시키기 위해 그리고 이 도선들의 변형을 방지하기 위해 이에 맞는 새로운 캐리어 모듈을 사용할 필요성이 있다.The size and configuration of standard electronic chips are currently rapidly changing. Some high-speed integrated circuit devices use short signal wires instead of relatively long signal wires used in conventional package types such as quad-flat-pack (QFP) devices. For example, newer types of integrated circuit devices are molded into a package called a thin-quad-flat-pack (TQFP). If a test tray is used to test such integrated devices, there is a need to use a new carrier module suitable for fixing the electrical insulators between the conductors and for preventing deformation of the conductors.
전형적으로, 집적회로소자 캐리어들은 다양한 수단을 사용하여 전형적으로 소정의 열경화성 또는 열가소성물질로부터 제조한 상당히 복잡한 3차원 소자로서, 캐리어의 이와 같이 복잡한 3차원의 미세구조 때문에 종종 캐리어의 재질상 캐리어가 깨지거나 부서지는 현상이 발생하였다. 또한, 상술한 바와 같이 집적회로소자 패키지의 약간의 변경 또는 적용환경의 약간의 변경에도 캐리어 자체를 재설계 또는 재정비해야 하는데, 이 때문에 비용이 증가하게 된다.Typically, integrated circuit device carriers are fairly complex three-dimensional devices typically fabricated from a given thermoset or thermoplastic material using a variety of means, often because of the complex three-dimensional microstructure of the carrier that often causes the carrier to break. Or cracking occurred. In addition, as described above, even a slight change in the integrated circuit device package or a slight change in the application environment requires redesigning or rearranging the carrier itself, which increases the cost.
본 발명은 저렴한 설계 및 제조비용으로 다양한 소자형태 및 목적에 보편적으로 사용할 수 있는 집적회로칩 캐리어용 인서트를 제공하여 종래기술에 관련된 상술한 문제점들을 해소하고 있다.The present invention solves the above-mentioned problems related to the prior art by providing an insert for an integrated circuit chip carrier which can be universally used for various device shapes and purposes at low design and manufacturing costs.
적합한 실시예의 경우, 본 발명의 인서트는 일반적인 캐리어 플로어 및/또는 기존의 다양한 캐리어의 프레임내에 QFP형 및 TQFP형 모두의 집적회로칩들을 수용할 수 있게 하는 어댑터 인서트로서 작용한다. 다른 실시예의 경우, 본 발명의 인서트는 일반적인 캐리어 플로어 및/또는 별개의 전용 집적회로칩 캐리어를 사용해야 하는 QFP형 및 TQFP형 모두의 집적회로칩들이 단일의 집적회로칩캐리어의 프레임을 이용할 수 있게 해주는 어댑터 인서트로서 작용한다. 본 발명의 적합한 실시예의 경우, 상기 집적회로칩 인서트는 가단성외에 가격이 저렴하고 강도가 있는 금속(일례로, 스테인레스강)으로 제조된다. 본 발명의 다른 실시예의 경우, 상기 집적회로칩 인서트는 플라스틱, 폴리이미드와 같은 물질로도 제조할 수 있다.In a suitable embodiment, the insert of the present invention acts as an adapter insert to accommodate the integrated circuit chips of both QFP and TQFP types in a general carrier floor and / or in the frame of various existing carriers. In another embodiment, the insert of the present invention allows the integrated circuit chips of both the QFP type and the TQFP type to use a frame of a single integrated circuit chip carrier, which must use a general carrier floor and / or a separate dedicated integrated circuit chip carrier. Acts as an adapter insert. In a suitable embodiment of the present invention, the integrated circuit chip insert is made of a metal (eg stainless steel) that is inexpensive and in addition to malleable. In another embodiment of the present invention, the integrated circuit chip insert may be made of a material such as plastic or polyimide.
적합한 실시예의 경우, 본 발명의 인서트는 2차원 구조의 금속(스테인레스강)블랭크로 형성되고, 돌출탭들과, 관련 집적회로칩의 도선들에 대한 출입구를 제공하도록 상기 블랭크에 형성된 절연창들을 포함한다. 상기 절연창들은 또한 집적회로칩의 도선들과 인서트자체사이에 DC절연을 제공한다. 상기 2차원구조의 금속 블랭크의 돌출탭들은 인서트를 칩 캐리어에 고정시키기 위해 적용되는 실시예에 관련하여 3차원의 형태를 형성하도록 절곡된다. 본 발명의 다른 실시예의 경우, 상기 인서트는 아교, 나사, 리벳(rivet)등에 의해 캐리어에 고정된다.In a suitable embodiment, the insert of the present invention is formed of a metal (stainless steel) blank of a two-dimensional structure and includes insulated windows formed in the blank to provide protruding tabs and access to the leads of the associated integrated circuit chip. do. The insulating windows also provide DC insulation between the leads of the integrated circuit chip and the insert itself. The protruding tabs of the metal blank of the two-dimensional structure are bent to form a three-dimensional shape with respect to the embodiment applied to secure the insert to the chip carrier. In another embodiment of the invention, the insert is secured to the carrier by glue, screws, rivets, or the like.
도 1은 절곡전 상태의 본 발명 칩 캐리어인서트의 적합한 실시예를 도시하는 평면도;1 is a plan view showing a preferred embodiment of the present invention chip carrier insert in a bent state;
도 2는 절곡후 상태의 칩캐리어인서트의 적합한 실시예의 길이방향 단면도;2 is a longitudinal cross-sectional view of a suitable embodiment of the chip carrier insert in a bent state;
도 3은 굽힘후 상태의 본 발명 칩캐리어인서트 플로어의 부분도;3 is a partial view of the chip carrier insert floor of the present invention in a state after bending;
도 4는 칩캐리어 인서트의 바닥면코너의 부분도;4 is a partial view of the bottom corner of the chip carrier insert;
도 5는 칩캐래어 지지프레임의 평면도;5 is a plan view of the chip carrier support frame;
도 6은 칩캐리어 인서트가 고정된 칩캐리어의 지지프레임의 평면도.6 is a plan view of a support frame of a chip carrier having a chip carrier insert fixed thereto;
도 1은 절곡전 상태의 본 발명 칩 캐리어인서트의 적합한 실시예를 도시하는 평면도로서, 도 1에는 가단가능한 2차원구조의 블랭크(blank)(10)가 도시되어 있다. 금속으로 제조할 수 있는 블랭크(10)는 기존의 다양한 캐리어들의 프레임내에 QFP형 및 TQFP형의 집적회로들을 모두 수용케할 수 있는 일반적인 캐리어플로어(floor) 및/또는 어댑터 인서트로서 작용하도록 설계되어 있다. 상기 금속블랭크(10)는 바람직하게 우수한 가단성을 갖는 스테인레스강(일례로 0.015" 302 스테인레스)으로 제조된다. 스테인레스강은 또한 가격이 저렴하면서도 우수한 강도를 제공한다. 본 발명의 다른 실시예의 경우, 블랭크는 플라스틱, 폴리이미드 등등과 같은 다른 재료로 제조할 수도 있다.FIG. 1 is a plan view showing a preferred embodiment of the present invention chip carrier insert in a bend state, in which a malleable two-dimensional blank 10 is shown. The blank 10, which can be made of metal, is designed to act as a common carrier floor and / or adapter insert that can accommodate both QFP type and TQFP type integrated circuits in the frame of various existing carriers. . The metal blank 10 is preferably made of stainless steel (eg 0.015 "302 stainless steel) with good malleability. Stainless steel is also inexpensive and provides good strength. For other embodiments of the present invention, the blank Can also be made of other materials such as plastic, polyimide and the like.
본 발명의 적합한 실시예의 경우 상기 금속블랭크(10)는 대체로 장방형 형태를 갖는 주 몸체로 구성되고, 그 주 몸체로부터 길이방향으로는 두 개의 돌출탭(12),(14)이 연장되어 있다. 이 돌출탭(12),(14)들은 금속블랭크(10)를 칩캐리어 지지프레임에 고정시키는 수단을 제공할 수 있게 추후 절곡되게 된다. 본 발명의 다른 실시예의 경우에는 금속블랭크(10)를 칩캐리어지지프레임에 고정시키는데 아교, 나사, 리벳(rivet)등과 같은 다른 고정소단을 사용할 수 있다. 금속블랭크(10)는 4개의 장방형 절연창(16),(18),(20),(22)를 가지고 있는데, 이 절연창(16),(18),(20),(22)은 QFP형 및/또는 TQFP형 패키지의 도선들을 수용할 수 있게 금속블랭크의 표면내에 차원적으로 위치되어 있다.In a suitable embodiment of the invention the metal blank 10 consists of a main body having a generally rectangular shape, from which two protruding tabs 12, 14 extend in the longitudinal direction. These protruding tabs 12, 14 are later bent to provide a means for securing the metal blank 10 to the chip carrier support frame. In another embodiment of the present invention, other fixing sections such as glue, screws, rivets, etc. may be used to fix the metal blank 10 to the chip carrier support frame. The metal blank 10 has four rectangular insulating windows 16, 18, 20, and 22, which are QFPs. It is dimensionally positioned within the surface of the metal blank to accommodate the leads of the shaped and / or TQFP shaped packages.
본 발명의 적합한 실시예의 경우, 금속블랭크(10)의 길이는 두 돌출탭(12),(14)의 길이를 포함하는 경우 약 50mm이고, 두 돌출탭(12),(14)의 길이를 포함시키지 않는 경우는 약43mm이다. 이 금속블랭크(10)는 약 38mm의 폭을 가지고 있다. 각 돌출탭(12),(14)는 약 3mm의 폭과 20mm의 길이를 가지고 있다.In a preferred embodiment of the present invention, the length of the metal blank 10 is about 50 mm when including the lengths of the two protruding tabs 12, 14, and includes the length of the two protruding tabs 12, 14. If not, about 43mm. This metal blank 10 has a width of about 38 mm. Each protruding tab 12, 14 has a width of about 3 mm and a length of 20 mm.
금속블랭크(10)는 칩캐리어지지프레임에 부착될 수 있게 그 칩캐리어지지프레임의 소정의 부분에 권취되는 3차원구조를 형성하도록 절곡되게 된다. 본 발명의 적합한 실시예의 경우에는, 금속블랭크(10)의 길이방향중앙의 좌우양측의 절곡위치(24),(26)에서 약 90°로 절곡된 약 14mm길이의 두 개의 절곡부가 형성된다. 또한, 금속블랭크(10)의 길이방향중앙의 좌우양측의 절곡위치(28),(30)에서 약 90°로 절곡된 약 21.5mm길이의 두 개의 절곡부가 형성된다.The metal blank 10 is bent to form a three-dimensional structure that is wound around a predetermined portion of the chip carrier support frame so that it can be attached to the chip carrier support frame. In a preferred embodiment of the present invention, two bent portions of about 14 mm length are formed which are bent at about 90 ° at the bent positions 24 and 26 on the left and right sides of the longitudinal center of the metal blank 10. Further, two bent portions of about 21.5 mm in length which are bent at about 90 ° at the bent positions 28 and 30 on the left and right sides of the longitudinal center of the metal blank 10 are formed.
도2에는 절곡후 상태의 칩캐리어인서트의 적합한 실시예의 길이방향 단면도가 도시되어 있다. 금속블랭크(10)를 상기한 도면에 관련하여 설명한 바와 같이 절곡하면 그 결과 얻어진 칩캐리어인서트(34)는 3차원구조를 갖게 된다. 이 인서트(34)의 플로어(36)는 약 28mm의 길이와 약38mm의 폭을 갖는다. 절곡위치(24),(26)에서는 캐리어 인서트 벽(34),(35)가 캐리어인서트플로어(36)로부터 약 90°로 그리로 약 8mm의 높이로 절곡형성된다.Figure 2 shows a longitudinal cross-sectional view of a suitable embodiment of the chip carrier insert in a bent state. When the metal blank 10 is bent as described with reference to the above drawings, the resulting chip carrier insert 34 has a three-dimensional structure. The floor 36 of this insert 34 has a length of about 28 mm and a width of about 38 mm. In the bend positions 24, 26 the carrier insert walls 34, 35 are bent from the carrier insert floor 36 at a height of about 8 mm and a height of about 8 mm.
절곡위치(28),(30)에서는 돌출탭(12),(14)가 캐리어인서트플로어(36)에 대체로 평행한 상태로 캐리어인서트(34)의 중앙쪽으로 약 90°의 각도로 절곡형성된다. 절곡후, 돌출탭(12),(14)들은 서로쪽으로 약 2.3mm의 길이로 연장될 것이다.In the bent positions 28 and 30, the protruding tabs 12 and 14 are bent at an angle of about 90 ° toward the center of the carrier insert 34 in a state substantially parallel to the carrier insert floor 36. After bending, the protruding tabs 12, 14 will extend about 2.3 mm in length toward each other.
캐리어인서트(34)에 대해 주어진 상기 칫수는 단지 예시적인 것으로, 캐리어인서트(34)는 칩캐리어의 크기 및 형태에 따라 다양한 크기 및 절곡구성을 가질 수 있을 것이다. 도3은 굽힘후 상태의 본 발명 칩캐리어인서트 플로어의 부분도이다. 상기한 도 1 및 도 2에 관련하여 설명한 바와 같이 칩캐리어인서트내에는 QFP 및 TQFP형 패키지의 도선들을 수용하기 위해 4개의 절연창(16),(18),(20),(22)이 형성되어 있다. 이 절연창(16),(18),(20),(22)들은 관련된 집적회로칩이 칩캐리어내에 위치될 때 그 칩의 도선들에 대한 출입구로서 작용한다. 또한 절연창(16),(18),(20),(22)들은 집적회로칩의 도선들과 칩캐리어인서트(34)자체 사이에 DC절연체로서도 작용한다.The dimensions given for the carrier insert 34 are merely exemplary, and the carrier insert 34 may have various sizes and bending configurations depending on the size and shape of the chip carrier. Fig. 3 is a partial view of the chip carrier insert floor of the present invention in a state after bending. As described with reference to FIGS. 1 and 2 above, four insulating windows 16, 18, 20, and 22 are formed in the chip carrier insert to accommodate the conductors of the QFP and TQFP type packages. It is. These insulating windows 16, 18, 20, and 22 act as entrances to the conductors of the chip when the associated integrated circuit chip is located in the chip carrier. The insulating windows 16, 18, 20, and 22 also act as DC insulators between the leads of the integrated circuit chip and the chip carrier insert 34 itself.
본 발명의 적합한 실시예의 경우, 캐리어인서트플로어(36)에 형성된 절연창(16),(18),(20),(22)들은 100핀 QFP 칩에 맞게 칫수가 정해져 있다. 이러한 구성의 경우, 절연창(16),(18)은 약 20mm의 길이와 6.7mm의 폭을 가지며, 절연창(20),(22)은 약 13.4mm의 길이와 6.7mm의 폭을 가진다. 절연창(16),(18)들은 약 13.4mm만큼 이격되어 있으며, 절연창(20),(22)은 약 19.4mm만큼 이격되어 있다.In a preferred embodiment of the invention, the insulating windows 16, 18, 20, and 22 formed on the carrier insert floor 36 are dimensioned to fit a 100-pin QFP chip. In this configuration, the insulating windows 16 and 18 have a length of about 20 mm and a width of 6.7 mm, and the insulating windows 20 and 22 have a length of about 13.4 mm and a width of 6.7 mm. The insulating windows 16 and 18 are spaced apart by about 13.4 mm, and the insulating windows 20 and 22 are spaced about 19.4 mm apart.
4 절연창(16),(18),(20),(22)의 내측둘레에 의해 형성되는 칩캐리어인서트플로어(36)는 약 19.4mm의 길이와 13.4mm의 폭을 가지고 있다. 절연창(16),(18),(20),(22)의 각각은 금속브리지(55),(57),(59),(61)에 의해 인접 절연창과 분리되어 있다.4 The chip carrier insert floor 36 formed by the inner circumference of the insulating windows 16, 18, 20, and 22 has a length of about 19.4 mm and a width of 13.4 mm. Each of the insulating windows 16, 18, 20, and 22 is separated from the adjacent insulating window by metal bridges 55, 57, 59, and 61.
본 발명의 적합한 실시예의 경우, 칩캐리어인서트플로어(36)는 유전성을 가진다. 예시된 경우, 캐리어인서트플로어(36)는 산화를 통해 또는 표면에 비도전성피막을 도포하여 비도전성을 갖게 형성된다.In a suitable embodiment of the invention, the chip carrier insert floor 36 is dielectric. In the illustrated case, the carrier insert floor 36 is formed to be non-conductive through oxidation or by applying a non-conductive coating to the surface.
절연창(16),(18),(20),(22) 및 칩캐리어인서트플로어(36)에 주어진 칫수들은 예서적인 것으로, 이러한 절연창(16),(18),(20),(22) 및 칩캐리어인서트플로어(36)들은 집적회로칩들의 크기 및 형태에 따라 다양한 크기 및 구성을 가질 수 있다.The dimensions given to the insulator windows 16, 18, 20, 22 and the chip carrier insert floor 36 are illustrative, such insulator windows 16, 18, 20, 22 ) And the chip carrier insert floors 36 may have various sizes and configurations depending on the size and shape of the integrated circuit chips.
도4는 인접한 두 절연창(18),(22)사이에 위치하는 금속브리지(59)를 도시하는, 칩캐리어인서트플로어(36)의 부분도이다. 본 발명의 적합한 실시예의 경우, 금속브리지(55),(57),(59),(62)들은 인접한 두 절연창들을 분리시키도록 작용함과 동시에 그 절연창들의 내측에 위치하는 캐리어인서트플로어를 칩캐리어인서트조립체(34)의 안착부에 연결시키도록 작용한다.4 is a partial view of the chip carrier insert floor 36, showing the metal bridge 59 positioned between two adjacent insulating windows 18,22. In a suitable embodiment of the present invention, the metal bridges 55, 57, 59, and 62 serve to separate two adjacent insulating windows and at the same time the carrier insert floor located inside the insulating windows. Acts to connect to the seating portion of the chip carrier insert assembly 34.
예시된 실시예의 경우, 금속브리지(59)는 인접한 두 절연창(18),(22)의 길이방향에 대해 약 45°로 연장되어 있으며, 약 0.375mm의 폭을 가지고 있다.In the illustrated embodiment, the metal bridge 59 extends about 45 ° with respect to the longitudinal direction of two adjacent insulating windows 18, 22 and has a width of about 0.375 mm.
본 발명의 적합한 실시예의 경우, 금속브리지(55),(57),(59),(62)들은 "절단성"을 가질 수 있다. 즉, 절연창들내측의 칩캐리어플로어부분(도3에서의 부분(36))에 안착된 칩에 과도한 힘이 가해지게 되면 금속브리지(55),(57),(59),(62)들에서 상기 플로어부분이 변형하거나 칩캐리어인서트조립체(34)의 안착부로부터 완전히 분리되게 된다. 이러한 특성은 시험공정중에 오동작이 발생하는 시험환경에서 특히 유용하다. 이러한 절단성 때문에 칩캐리어인서트조립체(34)의 희생적인 파괴 또는 변형으로 시험소켓, 칩캐리어처리장치, 시험설비, 또는 시험할 집적회로와 같은 비싼칩들의 파손을 방지할 수 있다.In a suitable embodiment of the present invention, the metal bridges 55, 57, 59, 62 can be "cuttable". That is, when excessive force is applied to the chip seated on the chip carrier floor portion (part 36 in FIG. 3) inside the insulating windows, the metal bridges 55, 57, 59, 62 are formed. The floor portion is deformed or completely separated from the seating portion of the chip carrier insert assembly 34. This feature is particularly useful in test environments where malfunctions occur during the test process. This cutability prevents the destruction of expensive chips such as test sockets, chip carrier processing devices, test fixtures, or integrated circuits to be tested by sacrificial destruction or deformation of the chip carrier insert assembly 34.
일례로, 금속브리지(55),(57),(59),(62)들의 두께, 폭 또는 재질을 변경하는 것에 의해 상기한 절단을 야기시키게 하는 압력수준을 조절할 수 있다. 이러한 예는 단지 예시적인 것으로 과도한 압력이 가해질 시 발생하는 칩캐리어 인서트조립체의 플로어의 희생적인 파괴점 또는 변형점을 조절하는데 다양한 추가 장치 및/또는 방법을 사용할 수 있음은 물론이다.For example, by changing the thickness, width, or material of the metal bridges 55, 57, 59, 62, the pressure level causing the cut can be adjusted. These examples are merely illustrative and various additional devices and / or methods may be used to adjust the sacrificial break or strain point of the floor of the chip carrier insert assembly that occurs when excessive pressure is applied.
도5는 지지프레임을 갖는 칩캐리어조립체(70)을 도시하는 평면도이다. 이 칩캐리어조립체(70)는 시험을 포함한 여러 적용목적에 관련하여 집적회로칩들을 운송하고 취급하는데 사용된다. 칩캐리어의 비교적 복적한 구조 및 엄밀한 칫수공차, 그리고 집적회로들의 다양한 패키징형태 때문에 이러한 칩캐리어를 재정비하는 데는 비용이 많이 드는 문제점이 있다.5 is a plan view showing a chip carrier assembly 70 having a support frame. This chip carrier assembly 70 is used to transport and handle integrated circuit chips for a variety of applications, including testing. There is a costly problem in refurbishing such a chip carrier because of the comparatively complicated structure of the chip carrier, strict dimension tolerances, and various types of packaging of integrated circuits.
예시된 실시예의 경우 집적회로는 칩캐리어(70)의 내부에 위치한 선반(78)상에 안착된다. 또한, 칩캐리어(70)는 칩캐리어인서트(34)가 고정되는 결합면(80),(82)를 가지고 있다. 상기 선반(72),(78)들은 집적회로를 떠 있는 상태로 지지하는 플로어로서 작용한다. 선반(72),(78)들이 칩캐리어(70)내에 칫수가 고정된 상태로 형성되기 때문에, 칩캐리어(70)는 적절한 칫수를 갖는 제한된 수의 집적회로칩들(종종 단지 1개)을 지지할 수 있을 뿐이다.In the illustrated embodiment, the integrated circuit is seated on a shelf 78 located inside the chip carrier 70. In addition, the chip carrier 70 has coupling surfaces 80 and 82 on which the chip carrier insert 34 is fixed. The shelves 72, 78 act as floors that support the integrated circuit in a floating state. Since the shelves 72, 78 are formed with fixed dimensions in the chip carrier 70, the chip carrier 70 supports a limited number of integrated circuit chips (often only one) having an appropriate dimension. I can only do it.
상술한 칩캐리어조립체(70)에 대해 주어진 설명은 단지 예시적인 것으로, 본 발명에 관련하여 다양한 크기, 형태, 구성을 가질 수 있음은 물론이다.The description given for the chip carrier assembly 70 described above is merely illustrative, and of course, may have a variety of sizes, shapes, and configurations in connection with the present invention.
도6은 칩캐리어인서트(34)가 고정된 상태로 도시된 칩캐리어(70)의 평면도이다. 본 발명의 적합한 실시예의 경우, 상기 칩캐리어인서트(34)는 돌출탭(12),(14)들이 칩캐리어인서트(34)를 칩캐리어(70)(칩캐리어지지프레임)의 결합면(80),(82)에 고정시킬 수 있게 도 2에 도시된 바와 같이 절곡된다. 칩캐리어지지프레임의 결합면(80),(82)들은 칩캐리어인서트를 칩캐리어지지프레임에 부착시키는 고정점으로서 작용하는 외에 그 지지프레임상에 인서트를 적절히 위치시키기 위한 정렬체로서 작용하도록 홈이 형성되어 있다. 또한 칩캐리어인서트(34)가 칩캐리어(70)와 적절히 정렬될 수 있게 할 수 있는 다른 구성을 가질 수도 있다. 칩캐리어지지프레임이 칩캐리어인서트(34)와 적절히 결합되면, 칩캐리어인서트플로어(36)은 칩캐리어(70)의 바닥면을 따라 떠 있는 상태로 유지되고, 이 때 절연창(16),(18),(20),(22)들은 칩캐리어(70)내로의 집적회로칩의 삽입을 위해 적절히 위치하게 될 것이다.6 is a plan view of the chip carrier 70 in which the chip carrier insert 34 is fixed. According to a preferred embodiment of the present invention, the chip carrier insert 34 may include the protruding tabs 12 and 14 of the coupling surface 80 of the chip carrier insert 34 to the chip carrier 70 (chip carrier support frame). Is bent as shown in FIG. Engagement surfaces 80 and 82 of the chip carrier support frame are grooved so that they act as anchors for attaching the chip carrier insert to the chip carrier support frame, as well as alignments for properly placing the insert on the support frame. Formed. It may also have other configurations that may allow the chip carrier insert 34 to be properly aligned with the chip carrier 70. When the chip carrier support frame is properly engaged with the chip carrier insert 34, the chip carrier insert floor 36 remains floating along the bottom surface of the chip carrier 70, wherein the insulating window 16, ( 18, 20, 22 will be properly positioned for insertion of the integrated circuit chip into the chip carrier 70.
이와 같이, 지금까지 예시한 본 발명의 칩캐리어인서트(34)는 칩캐리어(70)이 새로운 패키지형태의 집적회로칩을 지지할 수 있게 쉽게 개조될 수 있게 해준다. 본 발명의 다른 실시예의 경우, 칩캐리어인서트(34)는 QFP 및 TQFP형태 모두의 집적회로칩에 단일의 집적회로칩캐리어를 사용할 수 있게 해준다. 물론, 현재는 두 개의 전용 집직회로칩캐리어들을 필요로 하고 있다.As such, the chip carrier insert 34 of the present invention illustrated so far allows the chip carrier 70 to be easily adapted to support a new packaged integrated circuit chip. In another embodiment of the present invention, the chip carrier insert 34 allows the use of a single integrated circuit chip carrier for integrated circuit chips of both QFP and TQFP types. Of course, at present, two dedicated integrated circuit chip carriers are needed.
본 발명에서 사용하는 칩캐리어인서트플로어(36)의 수평위치 및/또는 두께를 변경함에 따라 상기 인서트플로어(36)상에 안착되는 집적회로칩의 도선들의 수직위치를 정확히 결정할 수 있을 것이다. 다시 말하자면, 본 발명의 칩캐리어플로어(36)의 높은 주문성에 따라 칩캐리어플로어(36)상에 안착되는 집적회로의 도선평면을 특정용도에 따라 정확히 위치시키는 것이 가능하다.By changing the horizontal position and / or thickness of the chip carrier insert floor 36 used in the present invention, it is possible to accurately determine the vertical position of the conductors of the integrated circuit chip seated on the insert floor 36. In other words, according to the high orderability of the chip carrier floor 36 of the present invention, it is possible to accurately position the lead plane of the integrated circuit seated on the chip carrier floor 36 according to a specific use.
지금까지 본 발명의 실시예에 관해 설명하였으나 본 발명은 이에 국한되지 않고 첨부한 특허청구의 범위에 기재된 발명의 범위내에서 다양한 변경이 가능함은 물론이다.While the embodiments of the present invention have been described so far, the present invention is not limited thereto, and various changes can be made within the scope of the invention described in the appended claims.
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