KR100291704B1 - 정보 판독 시스템용 클럭 회로 - Google Patents

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KR100291704B1 KR1019920025262A KR920025262A KR100291704B1 KR 100291704 B1 KR100291704 B1 KR 100291704B1 KR 1019920025262 A KR1019920025262 A KR 1019920025262A KR 920025262 A KR920025262 A KR 920025262A KR 100291704 B1 KR100291704 B1 KR 100291704B1
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오드엥 미셸
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게네비브 부 탄
똥송-쎄 에스 에프
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Abstract

순차적인 정보 요소들 판독용 클럭 회로는 제어 발진기의 제어를 위한 위상 동기 루프를 포함한다. n개의 트랙을 갖는 판독 시스템의 경우, 위상 계산 회로, 디지털 필터 및 제어 발진기 각각은 거의 동시에 처리될 정보 요소들(또는 정보 트랙)의 샘플만큼 많은 메모리(지연 회로 R1.1, ... R2.1, ... R3.1...)를 구비한다.
응용 : 고밀도 기록 매체의 판독

Description

정보 판독 시스템용 클럭 회로
제1(a)도는 아날로그 형태로 이루어진 고정 루프의 개략적인 다이어그램.
제1(b)도는 디지털 위상 동기 루프의 개략적인 다이어그램.
제2도는 본 발명에 사용된 위상 추적 동기 회로의 실시예를 나타내는 도시도.
제3도, 제4도 및 제6도는 본 발명의 회로의 실시예를 나타내는 도시도.
제5도는 기록 테이프상에서 판독 및 기록하는데 사용되는 헤드 구성의 도시도.
* 도면의 주요부분에 대한 부호의 설명
CP : 계산 회로 FN : 디지털 필터
VCO : 디지털 발진기
본 발명은 순차적인 정보 요소들의 판독을 위한 시스템용 클럭 회로에 관한 것이다. 또한, 본 발명은 예를 들면, 컴퓨터 주변 장치에서 자기테이프, 자기디스크 또는 광학 디스크상에 기록된 정보 요소들의 판독에 적용될 수 있다.
디지털 레코더에서, 이진 정보 요소들의 디코딩은 정보 요소들의 기록에 사용된 시간 기준 신호(클럭 신호)의 재생에 의해 이루어진다. 상기 클럭 신호는 일반적으로 판독 신호의 변이(transition)와 동기되는 위상 동기 루프에 삽입된 전압 제어 발진기에 의해 주어진다.
다중 트랙 레코더에서, 테이프상에 기록된 모든 트랙 사이에서 동기가 유지되면, 전체 트랙에 대해 재구성된 단일 클럭 회로를 사용하는 것이 가능하다. 이것은 판독 및 기록 헤드가 얼라인되고 테이프가 변형되지 않는다는 조건을 필요로 한다. 이러한 조건이 엄격하게 지켜지지 않으면, 여러 트랙의 시간 기준이 서로에 대해 오프세트되어 “스큐(skew)” 현상을 겪게 된다. 스큐 문제가 아주 심각하지 않다면, 이들을 보상하는 것이 가능하다.
다수의 병렬 트랙을 가지며 기록 매체를 길이 방향으로 판독하여 고밀도의 정보를 얻는 레코더의 경우, 스큐를 전체 트랙상에서 보상할 수 있을 정도로 충분히 작게 유지하는 것은 불가능하다. 따라서, 각 트랙에 대해 독립적인 클럭 재생 회로를 만드는 것이 필요하며, 이 때문에 많은 수의 회로가 필요하게 된다.
본 발명은 클럭 회로의 수를 감소시키는 것을 목적으로 한다. 본 발명에 따른 클럭 재생 회로의 디지털 구조는 단 한 세트의 오퍼레이터를 가지며 다수의 트랙상에서 순차적으로 필요한 동작을 수행할 수 있으므로 전자기기의 단순화를 이룰 수 있다. 본 발명은 각 트랙의 클럭 신호간의 상관을 이용한다.
본 발명에 따른 상기 순차 회로는 전체 시스템의 성능을 향상시킨다.
본 발명의 목적은 판독을 위해, 결정된 샘플링 주기를 필요로 하며, 다수의 기록 수단상에서 동일 주기로 실질적으로 기록된 다수 열의 정보 요소들의 판독을 위한 순차 정보 판독 시스템용 클럭 회로로서, 판독된 정보 요소들을 수신하고, 동일 열의 정보 요소들의 두 개의 연속하는 샘플을 판독하여 각 신호의 위상을 계산하고, 계산된 위상 신호를 제공하는 위상 계산 회로와, 상기 위상 계산 회로를 다른 기록 수단에 선택적으로 접속할 수 있는 스위칭 수단과, 각각의 계산된 위상 신호를 수신하여, 상기 수신된 신호와 발진기 신호를 비교하여 에러 신호를 제공하는 위상 비교 회로와, 상기 위상 에러 신호를 수신하여 그것을 필터링하고 발진기 제어 신호를 제공하는 디지털 필터와, 상기 발진기 제어 신호에 의해 제어된 주파수 및 위상을 가지며, 발진기 신호를 제공하며, 상기 위상 계산 회로가 접속되는 정보 요소들의 열마다 한 개의 메모리 소자를 구비하는 디지털 발진기를 구비하는 클럭 회로를 제공하는데 있다.
제2도의 회로는 기록된 트랙의 정보 요소들이 순차적으로 도달하는 판독 입력(Xk)을 갖는다. 예를 들면, 상기 트랙은 기록 테이프의 트랙일 수도 있다.
신호의 위상을 계산하는 계산 회로(CP)는 판독된 정보 요소들을 수신하며, 두 연속 신호의 부호가 반대일 때 두 연속 신호의 값으로부터 신호의 위상을 계산한다. 상기 목적을 위해, 회로 R1는 판독된 정보 요소들을 기억하며, 계산 회로(CCP)는 신호 검출 시점과 다음 신호 검출 시점 사이의 위상차를 계산한다.
위상 비교 회로(COMP)를 구비한 위상 동기 루프는 VCO로 표시된 디지털 발진기의 신호 위상과 상기 계산된 신호 위상간의 위상을 비교한다.
디지털 필터 FN는 위상 에러 신호를 여파하여, 발진기 제어 신호를 제공한다.
출력 S에서, 디지털 발진기(VCO)는 주파수 및 위상이 디지털 필터(FN)의 필터된 신호에 의해 제어되는 신호를 전송한다. 회로 OP1, OP2, OP3는 가산기 오퍼레이터이다. 제2도의 회로의 역할은, 각각의 새로운 신호 샘플(Xk)에 대하여 상기 샘플의 위상 평가를 하는 것으로서, 위상 기준은 비트 클럭 신호(VCO), 즉, 이론적인 변이(transition) 시점이다. 신호 변이가 있을 때, 위상 계산 회로는 신호 위상의 측정값을 전송하며, 필터링 후, 상기 새로운 값이 위상 평가를 갱신하는데 사용된다.
최적의 결정 시점을 조정하거나(수신기에서) 복조될 신호 위상을 추적하기 위해 제안된 알고리즘은 공지되어 있으며, 다음 방정식을 기초로 한다.
여기서, Te는 시스템의 고정 샘플링 주기이다.
주파수 및 위상이 표준화되면 상기 시스템의 방정식은 더 간단하게 될 수 있다.
상기 신호의 미래의 위상은 발진기의 현재의 위상, 그것의 클럭 주기 및 입력 신호와 발진기 사이에서 가중된 위상 에러의 함수로써 예측된다. 신호 위상의 측정이 이루어졌을 때만 위상 에러 보정이 적용된다. 그렇지 않으면 발진기의 위상은 플러스 또는 마이너스 한 주기내에서 유지된다.
이들 방정식은 VCO의 신호와 기준 신호(Fsignal또는 Fs) 사이의 주파수 f(k)와 위상 ΦVCO(k)을 갖는 신호를 제공하는 전압 제어 발진기(VCO)로 구성된 제2 위상 동기 루프의 작용을 나타낸다.
α 및 β는 최종 측정 가중치를 조정하는 가중 계수로서, 루프 파라미터라 한다. 아날로그 및 디지털 위상 동기 루프의 블록 다이어그램은 제1a 및 1b도에 도시되어 있다.
제2도에서, 각각의 회로는 판독될 신호의 샘플링 주기(D)인 지연 시간을 갖는 지연 회로(R1, R2, R3)를 구비한다. 상기 양호한 실시예에 따르면, 기록 매체는 자기테이프이므로, 기록 트랙당 제2도의 회로와 같은 하나의 회로가 존재한다.
신호의 위상은 두 연속 샘플의 부호가 변경될 때 이들 두 샘플의 값으로부터 계산된다. 이러한 계산은 “룩-업 테이블” 테크닉에 따라서 ROM에서 이루어진다.
다중 트랙 시스템에서, n개의 트랙은 동시에 판독된다. 판독 시스템의 실시 및 구현에 따라서, n개의 트랙에 대응하는 n개의 샘플은 각 샘플링 시점에서 동시에 이용 가능하거나 또는 샘플링 주기의 지속 기간 동안 동시에 전달된다.
제2도의 회로는 일반적으로 다중 트랙 시스템 또는 n개의 독립적인 트랙을 갖는 시스템에 적용 가능하다. 상기 목적을 위해, 상기 회로는 도달한 순서에 따라 각각의 n개의 트랙에 대응하는 데이타 샘플에 대해 연속적으로 동작하도록 구성될 수도 있다. i+kn 시점에서 트랙 i에 대하여 상기 알고리즘에 의해 기술된 모든 동작을 수행하기 위하여, 메모리에 유지될 필요가 있는 값은 이 시점에 오퍼레이터들의 입력에서 존재해야 하며, 이들 변수는 (xk, Φk, fk)이다.
제3도는 정보 요소들의 다수 트랙들이 병렬로 나타나 있는 기록 매체의 실시예를 도시한 것이다.
트랙마다 하나의 클럭 회로를 제공하는 대신에, n개의 트랙에 대해 하나의 클럭 회로가 제공된다.
이 경우, 각 지연 회로(R1, R2, R3)는 실제로는 n개의 지연 회로(n개의 트랙에 대응)의 집합이다. 실제로, n개의 트랙은 동시에 판독되며, 각 트랙에 클럭 신호가 할당된다. 특히, 위상 계산 회로(CP)는 스위칭 수단(도시되지 않음)에 의해 입력 회로(xk)에 선택적으로 접속된다.
지연 회로는 길이가 n인 시프트 레지스터 또는 RAM으로 이루어진 원형 버퍼로 구성되며, 처리될 n개의 트랙 각각의 중간 결과를 보존하는데 사용된다. 시점 i+kn에서, 트랙 i에 대응하는 Φi k, fi k, xi k, xi k-1값이 오퍼레이터의 입력에 제공되어 Φi k+1및 i k+1의 평가를 할 수 있다. 한 시점 후, 트랙 i+1이 처리된다. n 클럭 후, 트랙 i가 다시 처리된다.
전술한 위상 루프는 상기 신호의 두 파라미터(주파수 및 위상)를 측정하기 때문에 2차원 루프이다. 주파수의 평가는 매우 높은 정밀도를 요구하기 때문에 정교한 작업이 된다. 고밀도 레코더에서 통상적으로 발견되는 낮은 신호대잡음비를 고려해 볼 때, 계수 β는 통상적으로는 5×10-3정도로 작으며 16비트 또는 24비트로 계산된다. 이것은 또한 길고 정밀한 동기 단(처리가 시작될 때의 일시적인 기간)을 수반한다. 이러한 여러 이유 때문에, 기록에 사용되는 많은 클럭 회로는 간단하게 1차 필터이다.
신호의 주파수가 테이프의 속도에 비례한다면, 그리고 헤드가 정렬되면, 순간 주파수는 트랙의 각각에서 실질적으로 동일하다. 그러면, 트랙상에서의 주파수의 평가를 전체 트랙상에서 이루어진 평가의 평균으로 대체함으로써 트랙상에서의 주파수의 평가를 실질적으로 개선시킬 수 있다. 따라서, 평균이 n개의 독립적인 트랙들의 결과에 따라 취해지면, 신호대잡음비는만큼 개선된다.
제4도에 도시된 바와같이, 상기 회로는 하나의 동일한 메모리 레지스터(R3)가 n개의 트랙 각각의 주파수를 기억하는데 사용되어 주파수의 n개의 개개의 평가치들의 평균을 얻도록 수정된다.
이 방법은 다음과 같은 장점을 가진다.
-주파수가 더욱 정밀하게 평가되어 루프의 이득 및 대역이 증가된다.
-위상 동기가 더 빨라지며, 모든 트랙들이 평가에 이용되기 때문에 트랙상에서 신호가 순간적으로 나타나지 않는 경우의 동기 유지가 개선된다. 따라서, 모든 트랙들의 결함 가능성이 아주 낮다.
-하나의 트랙을 속도 제어에만 사용하고, 고정 주파수로 상기 트랙에 신호를 기록하거나 또는 높은 클록 콘텐트(예를 들면, FM 또는 2상)로 코드를 상기 트랙상에 기록함으로서 시스템 페일 세이프를 가능하게 한다. 상기 트랙은 제어 트랙(시간 코드 또는 기타 서비스 신호를 위한)으로서 사용될 수도 있다.
-최대의 실행 길이 코드, 예를 들면 스크램블된 “노-제로-세트(no-zero-set)” 코드를 사용할 수 있으며, 또는 협소 시간창(narrow temporal window) 코드, 예를 들면, (d,k)(l,x) 형의 동작 제한 길이(RLL) 코드를 사용할 수 있다.
제5도는 두 헤드가 동일한 구조를 갖지 않는 고정 헤드를 갖는 레코더의 예를 도시한 것으로서, 여기서, 기록 헤드 INS가 “매트릭스” 구조(즉, 갭은 n 헤드의 m 라인으로 배열되는 구조)를 갖는 반면에 판독 헤드(LEC)는 라인으로 배열된 전체 갭을 갖는다. 이 경우, 기록 헤드가 동일한 수직 라인에 속하는 트랙들에 대해 신호의 순간 주파수가 동일하다는 가정은 가능하지 않다. 이러한 경우, n개의 헤드의 m개의 그룹에 대해 m개의 주파수 측정이 필요하다. 이것은 m개의 상태를 갖는 시프트 레지스터에 의해 얻어진다. 물론 이 방법은 판독 헤드가 매트릭스 구조를 질 때에는 적용될 수 있다.
주파수 평가가 상호 근접할 때만 폴(pool)되는 전술한 방법은 많은 트랙수와 높은 기록 밀도에 기인하여 테이프의 한 엣지로부터 다른 엣지까지 동일하도록 신호 주파수를 고려하는 것이 더 이상 가능하지 않는 경우로 확장된다. 이 경우, 트랙들은 유사한 특성을 갖는 그룹들로 분리되며, 다수의 메모리 구획이 사용되는 만큼 개별적으로 처리될 그룹들이 있다.
이러한 구조는 평가될 파라미터들이 다수의 채널들에 공통일 때 다수의 디지털 채널들에 사용될 수 있다.
상기 기술된 것은 테이프상의 정보 판독에 대한 애플리케이션의 일례일 뿐이다. 그러나, 본 발명의 회로는 순차적인 정보 요소들(명확하게는 디지털 정보 요소들)을 판독하는 어떠한 다른 타입의 애플리케이션에도 사용될 수 있다.
이러한 타입의 애플리케이션은 양호하게는 평가될 임의의 파라미터가 상이한채널에 공통인 정보 요소들을 판독할 수 있다. 또한, 상기 실시예들은 단지 설명을 위한 것일 뿐이며, 본 발명의 범위를 벗어나지 않고 다른 변형이 가능하다. 특히, 도시된 도면에서, 지연 회로가 사용되었지만 메모리가 사용될 수 있다.
또한, 위상 산술 회로의 입력에 대해 신호 Xk의 샘플들이 기록 매체로부터 직접(순차적으로) 오는지 또는 샘플이 동시에 기록되는 중간 메모리로부터 오는지는 중요하지 않다.

Claims (19)

  1. 판독을 위해, 결정된 샘플링 주기를 필요로 하며, 몇 개의 기록 수단상에서 동일 주기로 실질적으로 기록된 몇개 열의 정보 요소들의 판독을 위한 순차 정보 판독 시스템용 클럭 회로로서, 판독된 정보 요소들을 수신하고, 동일 열의 정보 요소들의 두 개의 연속하는 샘플을 판독하여 각 신호의 위상을 계산하고, 계산된 위상 신호를 제공하는 위상 계산 회로와, 상기 위상 계산 회로를 다른 기록 수단에 선택적으로 접속할 수 있는 스위칭 수단과, 각각의 계산된 위상 신호를 수신하여, 상기 수신된 신호와 발진기 신호를 비교하여 에러 신호를 제공하는 위상 비교 회로와, 상기 위상 에러 신호를 수신하여 그것을 필터링하고 발진기 제어 신호를 제공하는 디지털 필터와, 상기 발진기 제어 신호에 의해 제어된 주파수 및 위상을 가지며, 발진기 신호를 제공하며, 상기 위상 계산 회로가 접속되는 정보 요소들의 열마다 한 개의 메모리 소자를 구비하는 디지털 발진기를 구비하는 클럭 회로.
  2. 제1항에 있어서, 상기 스위칭 수단의 스위칭 주기는 결정된 기록 수단에 대한 위상 계산 회로를 연속해서 두 번 연결하는 동안의 시간은 트랙상에서 샘플링 주기의 배수와 거의 동일하도록 되는 클럭 회로.
  3. 제2항에 있어서, 상기 위상 계산 회로는 상기 위상 계산 회로가 접속될 수 있는 정보 요소들의 열마다 한 개의 메모리 소자를 구비하는 클럭 회로.
  4. 제2항에 있어서, 상기 위상 계산 회로는 상기 위상 계산 회로가 접속될 수 있는 정보 요소들의 열마다 하나의 계산된 위상 신호 메모리 소자를 구비하는 클럭 회로.
  5. 제1항에 있어서, n 열의 정보 요소들로 이루어진 m개의 그룹을 구비하며, 상기 위상 계산 회로는 m·n개의 메모리 소자를 구비하고, 상기 디지털 발진기는 m·n개의 메모리 소자를 구비하는 클럭 회로.
  6. 제5항에 있어서, 상기 디지털 필터는 m·n개의 메모리 소자를 구비하는 클럭 회로.
  7. 제5항에 있어서, 상기 디지털 필터는 m개의 메모리 소자를 구비하는 클럭 회로.
  8. 제3항 또는 5항에 있어서, 상기 디지털 필터는 단지 하나의 메모리 소자만을 구비하는 클럭 회로.
  9. 제1항에 있어서, 각 메모리 소자는 최소한 하나의 지연 회로를 구비하는 클럭 회로.
  10. 제9항에 있어서, 상기 위상 계산 회로, 디지털 필터 및 디지털 발진기에서, 몇개의 메모리 소자의 조합은 몇개의 지연 회로의 직렬 접속에 의해 달성되는 클럭 회로.
  11. 제10항에 있어서, 각각의 지연 회로는 계산 회로와 두 연속 기록 수단의 접속을 분리시키는 스위칭 시간에 대응하는 지연 시간을 결정하는 클럭 회로.
  12. 제11항에 있어서, 디지털 발진기(VCO)는 지연 루프를 구비하고, 지연 루프의 지연 시간은 매체의 샘플링(판독) 주기에 대응하는 클럭 회로.
  13. 제11항에 있어서, 상기 위상 계산 회로는 지연 회로를 구비하고, 상기 지연 회로의 지연 시간은 기록 매체의 샘플링 주기에 대응하는 클럭 회로.
  14. 제11항에 있어서, 상기 디지털 필터는 최소한 하나의 지연 회로를 구비하고, 상기 지연 회로의 지연 시간은 상기 매체의 샘플링 주기에 대응하는 클럭 회로.
  15. 제12 내지 14항중 어느 한 항에 있어서, 상기 기록 매체는 정해진 수(n)의 병렬로 판독된 정보 요소들로 이루어진 몇 개의 열을 구비하며, 각 지연 루프는 하나 및 동일한 수(n)의 지연 회로를 구비하며, 한 지연 루프 회로의 지연 합은 샘플링 주기와 동일한 클럭 회로.
  16. 제12 내지 14항중 어느 한 항에 있어서, 상기 기록 매체는 정해진 수(n)의 정보 요소들의 열을 구비하며, 상기 디지털 필터는 상기 기록 매체의 샘플링 주기에 대응하는 지연 회로를 구비하며, 상기 지연 회로의 지연 합은 상기 기록 매체의 샘플링 주기에 대응하는 클럭 회로.
  17. 제15항에 있어서, 정보 요소들의 상이한 열에 공통인 단일 클럭 회로를 구비하며, 상기 위상 계산 회로 및 발진기는 각각 한 열에 포함된 정보 요소들의 수(n)를 곱한 정보 요소들의 수(n)와 동일한 다수의 지연 회로를 구비하며, 이들 지연 회로 세트의 각각의 지연의 총 존속기간은 판독될 정보 요소들의 샘플링 주기와 동일하며, 상기 디지털 필터는 한 열에 포함된 정보 요소들의 수와 동일한 수의 지연 회로를 구비하는 클럭 회로.
  18. 제1항에 있어서, 상이한 기록 수단이 동일한 기록 매체상에서 이루어지는 클럭 회로.
  19. 제18항에 있어서, 상기 기록 매체는 자기테이프인 클럭 회로.
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