KR100290893B1 - Comparator - Google Patents

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Abstract

PURPOSE: A comparator is provided to maintain output value of the comparator irrespective of external noise to prevent operational failure so that reliability of operation being improved by constituting a latch for maintaining compared result for some time while removing offset. CONSTITUTION: A comparator comprises a first/second NMOS input unit(31), a third/fourth NMOS offset generating unit(34), a first/second output terminal, a first/second PMOS(39,40), a fifth/sixth NMOS(41,42), a seventh/eighth NMOS(43,44) and a latch unit(45). Positive and negative input voltage is applied to the first/second NMOS input unit through a gate. The third/fourth NMOS offset generating unit is connected to the input unit with common source and generates positive and negative offset voltage. The first/second output terminal is connected with a drain of the first/fourth NMOS and the second/third NMOS. The first/second PMOS is a full-up load which has a drain, a source and a gate. The fifth/sixth NMOS includes a drain, a source and a gate to control offset voltage. The seventh/eighth NMOS consists of a drain and a gate. The latch unit stores and outputs the output of the seventh/eighth NMOS.

Description

비교기Comparator

본 발명은 비교기에 관한 것으로, 특히 오프셋을 제거하면서 출력시간을 조절하는 비교기에 관한 것이다.The present invention relates to a comparator, and in particular to a comparator for adjusting the output time while removing the offset.

종래의 차동 비교기는 A/D(Analog/Digital) 변환기와 D/A 변환기의 비교기에서 클럭(Clock)에 의해 동기되어 출력될 때, 상기 비교기의 오프셋으로 그 출력 값이 변화되기 때문에 상기 오프셋을 제거하기 위한 것으로 도 1에서와 같이, 구동 전압(Vcc)에 드레인이 공통 연결되며 양(+)의 입력 전압(Vin+)과 제 1, 제 2 NMOS(12,13)로 구성되는 입력부(11), 상기 제 1 NMOS(12)와 공통 소스로 연결되고 상기 Vin-이 게이트에 인가되며 양의 오프셋(Offset) 전압을 발생시키는 제 3 NMOS(15)와 상기 제 2 NMOS(13)와 공통 소스로 연결되고 상기 Vin+이 게이트에 인가되며 음의 오프셋 전압을 발생시키는 제 4 NMOS(16)로 구성되는 오프셋 발생부(14), 상기 제 1, 제 3 NMOS(12,15)와 제 2, 제 4 NMOS(13,16)의 공통 소스에 각각 연결된 드레인, 전류원에 공통 연결된 소오스와, 양과 음의 제어 전압(Vc)에 각각 연결된 게이트로 구성되며 상기 오프셋 전압을 제어하는 제 5, 제 6 NMOS(17,18), 상기 제 1, 제 4 NMOS(12,16)의 드레인에 연결된 양의 출력단(Vout+)(19)과, 상기 제 2, 제 3 NMOS(13,15)의 드레인에 연결된 음의 출력단(Vout-)(20)으로 구성된다.The conventional differential comparator removes the offset because the output value is changed to the offset of the comparator when the A / D (Analog / Digital) converter and the D / A converter are output in synchronization with a clock. As shown in FIG. 1, a drain is commonly connected to the driving voltage Vcc, and the input unit 11 includes a positive input voltage Vin + and first and second NMOSs 12 and 13. And a common source with the third NMOS 15 and the second NMOS 13 which are connected to the first NMOS 12 as a common source and are applied to the gate of Vin - to generate a positive offset voltage. connected and the first, third and second 2, NMOS (12,15), the fourth offset generator 14, which is composed of NMOS (16) to the Vin + is generated in the offset voltage applied to the gate is negative, the 4 drains connected to common sources of NMOSs 13 and 16, sources commonly connected to current sources, and positive and negative control voltages Vc. Consists of a gate connected to claim 5, claim 6 NMOS (17,18), the first and 4 NMOS (12,16) both of an output terminal (Vout +) (19) connected to the drain of and for controlling the offset voltage And a negative output terminal Vout − 20 connected to the drains of the second and third NMOSs 13 and 15.

여기서, 풀-업 로드(Pull-up Load)로 상기 제 1 NMOS(12)와 구동 전압 사이에 제 1 저항이 연결되며 상기 제 2 NMOS(13)와 구동 전압 사이에 제 2 저항이 연결된다.Here, a first resistor is connected between the first NMOS 12 and the driving voltage and a second resistor is connected between the second NMOS 13 and the driving voltage by a pull-up load.

상기와 같이 구성된 종래의 차동 비교기의 동작 설명은 다음과 같다.Operation of the conventional differential comparator configured as described above is as follows.

두 입력 단자 즉 상기 제 1, 제 2 NMOS(12,13)에 가해지는 전압의 차이를 비교하며 오프셋의 발생을 줄이기 위한 차동 비교기로 먼저, 상기 제 1 NMOS(12)와 제 2 NMOS(13)의 크기가 같고, 상기 제 3 NMOS(15)와 제 4 NMOS(16)의 크기가 같으며, 상기 제 1 NMOS(12)를 제 3 NMOS(15)보다 크다고 가정한다.As a differential comparator for comparing the difference between the voltages applied to the two input terminals, that is, the first and second NMOSs 12 and 13 and reducing the occurrence of offset, first, the first NMOS 12 and the second NMOS 13 are used. It is assumed that the size of the same, the size of the third NMOS 15 and the fourth NMOS 16 is the same, and the first NMOS 12 is larger than the third NMOS (15).

첫째, 상기 Vin+에 양의 오프셋이 발생하면, 상기 제 1 NMOS(12)의 전류가 증가한다.First, when a positive offset occurs in Vin + , the current of the first NMOS 12 increases.

그리고, 상기 제 1 NMOS(12)의 전류 증가로 상기 Vout-(20)는 감소하고, 상기 Vout-(20)의 감소로 상기 제 4 NMOS(16)의 드레인, 소오스간 전압(VDS)이 감소한다.The Vout − 20 decreases as the current of the first NMOS 12 increases, and the drain and source voltage V DS of the fourth NMOS 16 decreases due to the decrease of Vout − 20. Decreases.

이어, 상기 제 4 NMOS(16)의 VDS감소로 상기 제 4 NMOS(16)의 전류가 감소하며, 상기 제 4 NMOS(16)의 전류 감소로 상기 제 2 NMOS(13)의 전류가 증가하므로 상기 Vout+(19)이 감소하여 상기 양의 오프셋을 제거한다.Subsequently, the current of the fourth NMOS 16 decreases due to the decrease of V DS of the fourth NMOS 16, and the current of the second NMOS 13 increases because of the decrease of the current of the fourth NMOS 16. The Vout + 19 is reduced to remove the positive offset.

또한 둘째, 상기 Vin+에 음의 오프셋이 발생하면, 상기 제 1 NMOS(12)의 전류가 감소한다.Secondly, when a negative offset occurs in Vin + , the current of the first NMOS 12 decreases.

그리고, 상기 제 1 NMOS(12)의 전류 감소로 상기 Vout-(20)는 증가하고, 상기 Vout-(20)의 증가로 상기 제 4 NMOS(16)의 VDS가 증가한다.The Vout − 20 increases with the decrease of the current of the first NMOS 12, and the V DS of the fourth NMOS 16 increases with the increase of Vout − 20.

이어, 상기 제 4 NMOS(16)의 VDS증가로 상기 제 4 NMOS(16)의 전류가 증가하며, 상기 제 4 NMOS(16)의 전류 증가로 상기 제 2 NMOS(13)의 전류가 감소하므로 상기 Vout+(19)이 증가하여 상기 음의 오프셋을 제거한다.Subsequently, the current of the fourth NMOS 16 increases due to the increase of V DS of the fourth NMOS 16, and the current of the second NMOS 13 decreases due to the increase of the current of the fourth NMOS 16. The Vout + 19 is increased to remove the negative offset.

그러나 종래의 비교기는 오프셋은 제거하지만 출력시간을 조절하지 못하므로 즉 비교한 결과 값을 일정하게 유지시키지 못하므로, 외부의 노이즈에 의해 비교기의 출력 값이 바뀌고 동작의 오류가 발생된다는 문제점이 있었다.However, since the conventional comparator removes the offset but does not adjust the output time, that is, it does not maintain a constant value as a result of comparison, the output value of the comparator is changed by external noise and an operation error occurs.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 일정시간동안 결과 값을 유지시키는 래치를 포함하여 구성하므로 동작의 신뢰성을 향상시키는 비교기를 제공하는데 그 목적이 있다.An object of the present invention is to provide a comparator that improves the reliability of the operation because it comprises a latch that is devised to solve the above problems to maintain a result value for a predetermined time.

도 1은 종래의 차동 비교기를 나타낸 회로도1 is a circuit diagram showing a conventional differential comparator

도 2는 본 발명의 실시예에 따른 차동 비교기를 나타낸 회로도2 is a circuit diagram illustrating a differential comparator according to an embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31: 입력부 32: 제 1 NMOS31: input unit 32: first NMOS

33: 제 2 NMOS 34: 오프셋 발생부33: second NMOS 34: offset generator

35: 제 3 NMOS 36: 제 4 NMOS35: third NMOS 36: fourth NMOS

37: Vout+38: Vout- 37: Vout + 38: Vout -

39: 제 1 PMOS 40: 제 2 PMOS39: first PMOS 40: second PMOS

41: 제 5 NMOS 42: 제 6 NMOS41: fifth NMOS 42: sixth NMOS

43: 제 7 NMOS 44: 제 8 NMOS43: seventh NMOS 44: eighth NMOS

45: 래치부 46: 낸드 게이트45: latch portion 46: NAND gate

본 발명의 비교기는 양과 음의 입력 전압이 각각 게이트에 인가되는 제 1, 제 2 NMOS의 입력부, 상기 입력부와 공통 소스로 연결되며 양과 음의 오프셋 전압을 각각 발생시키는 제 3, 제 4 NMOS의 오프셋 발생부, 상기 제 1, 제 4 NMOS와 제 2, 제 3 NMOS의 드레인에 각각 연결된 제 1, 제 2 출력단, 상기 제 1, 제 2 출력단에 각각 연결된 드레인, 구동전압에 공통 연결된 소오스와, 바이어스 전압에 공통 연결된 게이트로 구성되며 풀-업 로드인 제 1, 제 2 PMOS, 상기 제 1, 제 3 NMOS와 제 2, 제 4 NMOS의 공통 소스에 각각 연결된 드레인, 전류원에 공통 연결된 소오스와, 양과 음의 제어 전압에 각각 연결된 게이트로 구성되며 오프셋 전압을 제어하는 제 5, 제 6 NMOS, 상기 제 1, 제 2 출력단에 각각 연결된 드레인, 클럭에 공통 연결된 게이트로 구성된 제 7, 제 8 NMOS와, 상기 제 7, 제 8 NMOS의 출력을 입력받아 저장 및 출력하는 래치부를 포함하여 구성됨을 특징으로 한다.The comparator of the present invention is an input of the first and second NMOSs to which the positive and negative input voltages are applied to the gate, and an offset of the third and fourth NMOS connected to the common source and the third and fourth NMOS, respectively, to generate positive and negative offset voltages. A generator, a first and second output terminals connected to the first and fourth NMOS and drains of the second and third NMOS, respectively, a drain connected to each of the first and second output terminals, a source commonly connected to a driving voltage, and a bias A first and second PMOSs, which are commonly connected to a voltage, and connected to a common source of the first and second PMOSs, a common source of the first and third NMOSs, and a second and fourth NMOSs; A seventh and eighth NMOS including a fifth and a sixth NMOS each having a gate connected to a negative control voltage and controlling an offset voltage, a drain respectively connected to the first and second output terminals, and a gate commonly connected to a clock; The seventh and the fifth 8 is characterized by including a latch unit for receiving and storing the output of the NMOS output.

상기와 같은 본 발명에 따른 비교기의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of a comparator according to the present invention as follows.

본 발명의 실시예에 따른 비교기는 도 2에서와 같이, 양의 입력 전압(Vin+)과 음의 입력 전압(Vin-)이 각각 게이트에 인가되는 제 1, 제 2 NMOS(32,33)로 구성되는 입력부(31), 상기 제 1 NMOS(32)와 공통 소스로 연결되고 상기 Vin-이 게이트에 인가되며 양의 오프셋 전압을 발생시키는 제 3 NMOS(35)와 상기 제 2 NMOS(33)와 공통 소스로 연결되고 상기 Vin+이 게이트에 인가되며 음의 오프셋 전압을 발생시키는 제 4 NMOS(36)로 구성되는 오프셋 발생부(34), 상기 제 1, 제 4 NMOS(32,36)의 드레인에 연결된 양의 출력단(Vout+)(37), 상기 제 2, 제 3 NMOS(33,35)의 드레인에 연결된 음의 출력단(Vout-)(38), 상기 Vout+과 Vout-(37,38)에 각각 연결된 드레인, 구동전압에 공통 연결된 소오스와, 바이어스 전압에 공통 연결된 게이트로 구성된 제 1, 제 2 PMOS(39,40), 상기 제 1, 제 3 NMOS(32,35)와 제 2, 제 4 NMOS(33,36)의 공통 소스에 각각 연결된 드레인, 전류원(SI)에 공통 연결된 소오스와, 양과 음의 제어 전압(Vc+,Vc-)에 각각 연결된 게이트로 구성되며 상기 오프셋 전압을 제어하는 제 5, 제 6 NMOS(41,42), 상기 Vout+과 Vout-(37,38)에 각각 연결된 드레인, 클럭(CLK)에 공통 연결된 게이트의 제 7, 제 8 NMOS(43,44)와, 상기 제 7, 제 8 NMOS(43,44)의 출력을 입력받아 외부로 출력하며 두 개의 낸드 게이트(46)로 구성되는 래치(Latch)부(45)로 구성된다.The comparator according to the embodiment of the present invention is the first and second NMOSs 32 and 33 to which the positive input voltage Vin + and the negative input voltage Vin − are respectively applied to the gate, as shown in FIG. 2. A third NMOS 35 and a second NMOS 33 which are connected to a common source with the input unit 31 configured to be connected to the first NMOS 32, the Vin − is applied to the gate, and generates a positive offset voltage; Offset generator 34 consisting of a fourth NMOS 36 connected to a common source, the Vin + applied to the gate, and generating a negative offset voltage, the drains of the first and fourth NMOSs 32 and 36. positive output terminal (Vout +) are connected to 37, the second and the negative connected to the drain of the NMOS 3 (33,35), an output terminal (Vout -) (38), the Vout + and Vout - (37,38 The first and second PMOS (39, 40), the first and third NMOS (32, 35) and the second, 4 and NMOS (33,36) respectively connected to the common drain-source, common-connected to the current source (SI) of the source, the control voltage of positive and negative (+ Vc, Vc -) to consist of each gate is connected to control the offset voltage Fifth and sixth NMOSs 41 and 42, drains connected to the Vout + and Vout - 37 and 38, respectively, seventh and eighth NMOSs 43 and 44 of a gate commonly connected to a clock CLK, It is composed of a latch unit 45 which receives the outputs of the seventh and eighth NMOSs 43 and 44 and outputs them to the outside and is composed of two NAND gates 46.

여기서, 풀-업 로드로 상기 제 1, 제 2 PMOS(39,40)를 사용하므로 집적회로의 크기 감소와 공정에 따른 저항 값의 변동이 줄고 임피던스 매칭(Impedance Matching)이 좋다.In this case, since the first and second PMOSs 39 and 40 are used as pull-up loads, the size of the integrated circuit is reduced, the resistance value is changed according to the process, and the impedance matching is good.

상기와 같이 구성된 본 발명의 실시예에 따른 비교기의 동작 설명은 다음과 같다.Operation of the comparator according to the embodiment of the present invention configured as described above is as follows.

두 입력 단자 즉 상기 제 1, 제 2 NMOS(32,33)에 가해지는 전압의 차이를 비교하며 오프셋의 발생을 줄이고 출력의 영향 특히 출력 값이 변화되는 트랜지션(Transition)의 영향을 줄이기 위한 차동 비교기로 먼저, 상기 제 1 NMOS(32)와 제 2 NMOS(33)의 크기가 같고, 상기 제 3 NMOS(35)와 제 4 NMOS(36)의 크기가 같으며, 상기 제 1 NMOS(32)를 제 3 NMOS(35)보다 크다고 가정한다.Differential comparator to compare the difference between the voltages applied to the two input terminals, i.e., the first and second NMOSs 32 and 33, to reduce the occurrence of offset and to reduce the influence of the output, in particular the transition of the output value. First, the first NMOS 32 and the second NMOS 33 have the same size, the third NMOS 35 and the fourth NMOS 36 have the same size, and the first NMOS 32 Assume that it is larger than the third NMOS 35.

첫째, 상기 Vin+에 양의 오프셋이 발생하면, 상기 제 1 NMOS(32)의 전류가 증가한다.First, when a positive offset occurs in Vin + , the current of the first NMOS 32 increases.

그리고, 상기 제 1 NMOS(32)의 전류 증가로 상기 Vout-(38)는 감소하고, 상기 Vout-(38)의 감소로 상기 제 4 NMOS(36)의 드레인, 소오스간 전압(VDS)이 감소한다.The Vout − 38 decreases as the current of the first NMOS 32 increases, and the drain and source voltage V DS of the fourth NMOS 36 decreases due to the decrease of Vout − 38. Decreases.

이어, 상기 제 4 NMOS(36)의 VDS감소로 상기 제 4 NMOS(36)의 전류가 감소하며, 상기 제 4 NMOS(36)의 전류 감소로 상기 제 2 NMOS(33)의 전류가 증가하므로 상기 Vout+(37)이 감소하여 상기 양의 오프셋을 제거한다.Subsequently, the current of the fourth NMOS 36 decreases due to the decrease of V DS of the fourth NMOS 36, and the current of the second NMOS 33 increases because of the decrease of the current of the fourth NMOS 36. The Vout + 37 is reduced to remove the positive offset.

또한 둘째, 상기 Vin+에 음의 오프셋이 발생하면, 상기 제 1 NMOS(32)의 전류가 감소한다.Secondly, when a negative offset occurs in Vin + , the current of the first NMOS 32 decreases.

그리고, 상기 제 1 NMOS(32)의 전류 감소로 상기 Vout-(38)는 증가하고, 상기 Vout-(38)의 증가로 상기 제 4 NMOS(36)의 VDS가 증가한다.The Vout − 38 increases with the decrease of the current of the first NMOS 32, and the V DS of the fourth NMOS 36 increases with the increase of Vout − 38.

이어, 상기 제 4 NMOS(36)의 VDS증가로 상기 제 4 NMOS(36)의 전류가 증가하며, 상기 제 4 NMOS(36)의 전류 증가로 상기 제 2 NMOS(33)의 전류가 감소하므로 상기 Vout+(37)이 증가하여 상기 음의 오프셋을 제거한다.Subsequently, the current of the fourth NMOS 36 increases due to the increase of V DS of the fourth NMOS 36, and the current of the second NMOS 33 decreases due to the increase of the current of the fourth NMOS 36. The Vout + 37 is increased to remove the negative offset.

상기와 같이 오프셋이 상쇄된 상태에서 상기 Vout+과 Vout-(37,38)가 상기 제 7, 제 8 NMOS(43,44)를 통해 상기 래치부(45)에 연결되므로 상기 클럭이 하이(High)일 때는 상기 래치부(45)에 상기 Vout+과 Vout-(37,38)의 새로운 출력 값이 출력하고 그 반대로 상기 클럭이 로우(Low) 일 때는 상기 래치부(45)에 있던 상기 Vout+과 Vout-(37,38)의 기존 출력 값이 유지된다.Since the Vout + and Vout − (37,38) are connected to the latch unit 45 through the seventh and eighth NMOSs 43 and 44 while the offset is canceled as described above, the clock is high. ) it indicates the Vout + and Vout to the latch portion 45 - the new value of the output (37,38) output, and vice versa, wherein when the said clock is low (low) that the latch portion (45) Vout + And Vout - the existing output of (37,38) is retained.

본 발명의 비교기는 오프셋을 제거하면서 일정시간동안 비교한 결과 값을 유지시켜주는 래치를 포함하여 구성하므로, 외부의 노이즈에 의해 비교기의 출력 값이 변화지 않고 동작 오류의 발생을 방지하므로 동작의 신뢰성을 향상시키는 효과가 있다.The comparator of the present invention is configured to include a latch that maintains the result of the comparison for a predetermined time while removing the offset, so that the output value of the comparator does not change due to external noise and prevents the occurrence of an operation error. Has the effect of improving.

Claims (2)

양과 음의 입력 전압이 각각 게이트에 인가되는 제 1, 제 2 NMOS의 입력부;Input portions of the first and second NMOSs, respectively, to which positive and negative input voltages are applied to a gate; 상기 입력부와 공통 소스로 연결되며 양과 음의 오프셋 전압을 각각 발생시키는 제 3, 제 4 NMOS의 오프셋 발생부;Offset generation units of third and fourth NMOSs connected to the input unit to a common source and generating positive and negative offset voltages, respectively; 상기 제 1, 제 4 NMOS와 제 2, 제 3 NMOS의 드레인에 각각 연결된 제 1, 제 2 출력단;First and second output terminals connected to the first and fourth NMOSs and drains of the second and third NMOSs, respectively; 상기 제 1, 제 2 출력단에 각각 연결된 드레인, 구동전압에 공통 연결된 소오스와, 바이어스 전압에 공통 연결된 게이트로 구성되며 풀-업 로드인 제 1, 제 2 PMOS;First and second PMOSs each having a drain connected to the first and second output terminals, a source commonly connected to a driving voltage, and a gate commonly connected to a bias voltage; 상기 제 1, 제 3 NMOS와 제 2, 제 4 NMOS의 공통 소스에 각각 연결된 드레인, 전류원에 공통 연결된 소오스와, 양과 음의 제어 전압에 각각 연결된 게이트로 구성되며 오프셋 전압을 제어하는 제 5, 제 6 NMOS;A fifth and a fourth drain comprising a drain connected to a common source of the first, a third NMOS, a second and a fourth NMOS, a source commonly connected to a current source, and a gate connected to a positive and negative control voltage, respectively; 6 NMOS; 상기 제 1, 제 2 출력단에 각각 연결된 드레인, 클럭에 공통 연결된 게이트로 구성된 제 7, 제 8 NMOS;A seventh and eighth NMOSs each having a drain connected to the first and second output terminals and a gate connected to a clock; 상기 제 7, 제 8 NMOS의 출력을 입력받아 저장 및 출력하는 래치부를 포함하여 구성됨을 특징으로 하는 비교기.And a latch unit configured to receive, store, and output the outputs of the seventh and eighth NMOSs. 제 1 항에 있어서,The method of claim 1, 상기 클럭이 하이일 때는 상기 래치부에 상기 의 새로운 출력 값이 출력하고 그 반대로 상기 클럭이 로우 일 때는 상기 래치부에 있던 상기 제 1, 제 2 출력단의 기존 출력 값이 유지됨을 특징으로 하는 비교기.And when the clock is high, the new output value is outputted to the latch unit. On the contrary, when the clock is low, the existing output values of the first and second output terminals of the latch unit are maintained.
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* Cited by examiner, † Cited by third party
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KR940023285A (en) * 1993-03-25 1994-10-22 김광호 Switching Regulator Using Current Mode Approach in Exchange Subscriber Circuit

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