KR100286915B1 - Microcomputers with Flash Ipyrome inside - Google Patents
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Abstract
본 발명은 내부에 프로그램가능한 RAM을 갖거나 외부 메모리를 가질 필요가 없으며, 프로그램의 소거/기록을 얻을 수 있는 마이크로컴퓨터를 제공한다. 이 마이크로컴퓨터는 EEPROM (2) 과, EEPROM 의 소거 및 기록 절차를 지시하는 프로그램 (이후에 부트 프로그램으로 불림) 을 저장하는 ROM (3) 및, CPU (5)를 포함하며, 액세스되는 어드레스에 의해 EEPROM 내의 부트 프로그램과 ROM 내의 프로그램을 선택하고, 선택된 프로그램을 CPU 로 실행하는 모드를 제공한다.The present invention provides a microcomputer capable of obtaining erase / write of a program without having to have a programmable RAM therein or having an external memory. This microcomputer includes an EEPROM 2, a ROM 3 which stores a program (hereinafter referred to as a boot program) for instructing an erase and write procedure of the EEPROM, and a CPU 5, by an address accessed. It selects a boot program in EEPROM and a program in ROM, and provides a mode for executing the selected program to the CPU.
Description
본 발명은 마이크로컴퓨터에 관한 것이며, 특히, 비휘발성 메모리로서, 전기적으로 소거가능하며 프로그램가능한 판독전용 메모리 (EEPROM), 특히, 배치 (batch) 소거가능한 플래시 이이피롬 (EEPROM) 을 내부에 포함한 마이크로컴퓨터에 관한 것이다.FIELD OF THE INVENTION The present invention relates to microcomputers, and in particular, microcomputers comprising, as non-volatile memory, an electrically erasable and programmable read only memory (EEPROM), in particular a batch erasable flash EPIROM (EEPROM). It is about.
플래시 EEPROM 의 관련 기술로서, 일본 특개평 제 5-266219 호는 중앙 처리 장치 (CPU) 와, 랜덤 액세스 메모리 (RAM) 및 플래시 EEPROM을 내부에 포함한 마이크로컴퓨터의 구성을 제안하고 있으며, 이 마이크로컴퓨터가 시스템 장치내에 설치되어 있는 동안 마이크로컴퓨터는 플래시 EEPROM 내에 저장된 프로그램, 데이터등과 같은 저장 내용을 재기록하거나 바꿈으로써 여러 가지 동작을 수행할 수 있다.As a related art of flash EEPROM, Japanese Patent Laid-Open No. 5-266219 proposes a configuration of a microcomputer including a central processing unit (CPU), a random access memory (RAM) and a flash EEPROM therein. While installed in the system device, the microcomputer can perform various operations by rewriting or changing the stored contents such as programs, data, etc. stored in the flash EEPROM.
상기 특허 출원은 플래시 EEPROM 이 판독전용 메모리 (ROM) 대신에 사용되는 플래시 EEPROM 만을 가진 제 1 마이크로컴퓨터와, 플래시 EEPROM 에 더하여 ROM을 가진 제 2 마이크로프로세서의 구성을 개시하고 있다.The patent application discloses the construction of a first microcomputer having only a flash EEPROM in which the flash EEPROM is used instead of a read-only memory (ROM), and a second microprocessor having a ROM in addition to the flash EEPROM.
두 개의 마이크로컴퓨터는 CPU 의 기록 제어하에서 플래시 EEPROM 에 재기록하는 모드 (이후에 "CPU 재기록 제어 모드" 로 불림) 와, 범용 PROM 기록기와 같은 외부 장치의 제어하에 플래시 EEPROM 에 재기록하는 모드 (이후에 "외부 재기록 제어 모드"로 불림) 의 두 개의 다른 모드를 갖는다.The two microcomputers rewrite to the flash EEPROM under the write control of the CPU (hereinafter referred to as "CPU rewrite control mode"), and rewrite to the flash EEPROM under the control of an external device such as a general purpose PROM writer (hereafter " (Referred to as "external rewrite control mode").
여기서, 외부 재기록 제어 모드는 주로 시스템상에 마이크로컴퓨터를 설치하는 것과 관련된 초기 데이터와 초기 프로그램의 기록에 적용되는 반면, CPU 재기록 제어 모드는 마이크로컴퓨터를 구동시키면서 데이터를 동조시키거나 프로그램을 디버깅하는 경우에 사용되는 방식으로 모드들을 적합하게 사용하는 것이 가능하다.Here, the external rewrite control mode is mainly applied to the recording of initial data and initial programs related to the installation of the microcomputer on the system, while the CPU rewrite control mode is used to synchronize data or debug a program while driving the microcomputer. It is possible to suitably use the modes in the way used.
특히, 외부 재기록 모드의 경우에, 제 1 및 제 2 마이크로컴퓨터 모두에 대해서, 플래시 EEPROM 은 외부에서 제공된 범용 PROM 기록기에 의해 직접 액세스될 수 있는 상태가 되며, EEPROM 의 재기록 제어에 관련하지 않는 CPU 와 같은 다른 소자들은 이들이 플래시 EEPROM 과 접속되지 않은 상태가 된다.In particular, in the case of the external rewrite mode, for both the first and second microcomputers, the flash EEPROM is in a state that can be directly accessed by an externally provided general purpose PROM writer, and with the CPU not involved in the rewrite control of the EEPROM. Other devices like this are not connected to the flash EEPROM.
한편, CPU 재기록 제어 모드의 경우에, 제 1 마이크로컴퓨터에 대해서, 플래시 EEPROM 의 저장 내용은 CPU 의 제어하에서 재기록된다. 이 경우에, 재기록 제어 프로그램과 전송 제어 프로그램은 플래시 EEPROM 의 소정 영역내에 미리 기록되고, CPU 는 재기록 제어 프로그램을 RAM 에 전송하기 위하여 전송 제어 프로그램을 실행한다. 전송이 완료된 후에, CPU 상의 프로세스는 RAM 상의 재기록 제어 프로그램을 실행하도록 CPU 상의 프로세스가 진행되어 플래시 메모리에 대한 소거 또는 기록이 수행된다. 한편, 제 2 마이크로컴퓨터는 재기록을 위해 필요하지 않은 데이터와 프로그램들을 마스크 ROM 내에 저장한다. CPU 재기록 제어 모드에서, CPU 는 플래시 EEPROM 내에 기록된 재기록 제어 프로그램과 마스크 ROM 내에 저장된 재기록 제어 프로그램에 따라서 플래시 EEPROM 에 대한 소거 또는 기록을 위한 제어를 수행한다.On the other hand, in the CPU rewrite control mode, for the first microcomputer, the stored contents of the flash EEPROM are rewritten under the control of the CPU. In this case, the rewrite control program and the transfer control program are previously recorded in a predetermined area of the flash EEPROM, and the CPU executes the transfer control program to transfer the rewrite control program to the RAM. After the transfer is completed, the process on the CPU proceeds so that the process on the CPU executes the rewrite control program on the RAM and erase or write to the flash memory is performed. On the other hand, the second microcomputer stores data and programs in the mask ROM which are not necessary for rewriting. In the CPU rewrite control mode, the CPU performs control for erasing or writing to the flash EEPROM according to the rewrite control program written in the flash EEPROM and the rewrite control program stored in the mask ROM.
여기서, 플래시 EEPROM 에 기록하기 위한 코드는 제 1 및 제 2 마이크로컴퓨터내에 포함된 인터페이스 기능을 사용함으로써 수신된다.Here, the code for writing to the flash EEPROM is received by using an interface function included in the first and second microcomputers.
그러나, 여러 인터페이스가 마이크로컴퓨터에 접속되며, 접속되는 인터페이스가 내장 인터페이스에 제한되면, 사용자의 요구에 완전히 부합할 수 없다.However, if several interfaces are connected to the microcomputer, and the interface to be connected is limited to the built-in interface, it cannot fully meet the needs of the user.
부가적으로, 플래시 EEPROM 용 소거/기록 프로그램은 복잡한 소거/기록 절차를 필요로 한다. 이러한 절차의 세부사항은 통상적으로 플래시 EEPROM 을 포함한 장치에 대한 제조 조건의 변화에 응답하여 변화되기 때문에, 제 1 마이크로컴퓨터가 사용될 때, 장치 제조자가 설계 또는 제조 조건을 바꾸면, 사용자는 이러한 바뀌어진 조건에 대한 소거/기록을 강제로 바꾸려고 한다.In addition, the erase / write program for the flash EEPROM requires a complicated erase / write procedure. The details of these procedures typically change in response to changes in manufacturing conditions for the device, including the flash EEPROM, so that when the first microcomputer is used, if the device manufacturer changes the design or manufacturing conditions, the user changes these conditions. Attempting to force erase / write on.
한편, 제 2 마이크로컴퓨터는 플래시 EEPROM 에서 소거하거나 기록하기 위한 ROM 프로그램의 변화에 부합할 수 없다.On the other hand, the second microcomputer cannot comply with changes in the ROM program for erasing or writing to the flash EEPROM.
그러므로, 이러한 문제를 해결하기 위하여, 마이크로컴퓨터는 여러 인터페이스에 부합 할 수 있으며, 표준화된 내장 인터페이스의 사용을 통해 ROM 상에 프로그램을 고정적으로 실행함으로서 EEPROM 에 소거하거나 기록하기 위한 모드 (이후에 "배타적 프로그램 모드"로 언급됨) 와, ROM 상에 상기와 다른 프로그램을 실행함으로써 플래시 EEPROM 내에 저장된 사용자 프로그램의 부분 또는 모두를 변형시키기 위한 모드 (이후에 "사용자 프로그램 모드"로 불림) 사이를 선택적으로 전환시키고, 두 모드를 CPU 재기록 제어 프로그램으로 하여 다운로드되고 있는 프로그램이 차지하는 RAM 영역을 최소화시킬 수 있는 EEPROM을 내부에 포함한 마이크로컴퓨터가 제안되었다.Therefore, in order to solve this problem, the microcomputer can be adapted to several interfaces, and the mode for erasing or writing to the EEPROM (hereafter "exclusive") by fixedly executing a program on the ROM through the use of a standardized built-in interface. Selectively referred to as "program mode" and a mode (hereinafter referred to as "user program mode") for modifying part or all of the user program stored in the flash EEPROM by executing a different program on the ROM. A microcomputer including EEPROM that can minimize the RAM area occupied by a program being downloaded by using both modes as a CPU rewrite control program has been proposed.
관련된 출원에서 설명된 마이크로컴퓨터에서, 장치 제조자가 그의 제조 단계동안 마스크 ROM 등의 형태로 그의 제조 단계동안, 장치에 특정한 하나로서 장치에 특정한 설계 및 제조 조건에 관련한 플래시 EEPROM을 위한 소거/기록 프로그램을 통합할 때, 사용자는 장치 제조자에 의한 변경으로 인한 소거/기록 프로그램의 변경에 대한 부담을 갖지 않게 된다.In the microcomputer described in the related application, a device manufacturer may write an erase / write program for a flash EEPROM relating to the design and manufacturing conditions specific to the device during its manufacture, in the form of a mask ROM, etc. during its manufacture. Incorporating, the user is not burdened with the change of the erase / write program due to the change by the device manufacturer.
부가적으로, 관련된 출원에서 설명되어 있는 마이크로컴퓨터는 플래시 EEPROM 과, EEPROM 에 대한 소거/기록 절차를 포함한 ROM을 포함하며, 플래시 EEPROM 과 ROM 사이의 스위칭은 리셋시 외부 단자의 상태와 함께 수행될 뿐아니라 CPU 에 의해 제어가능한 배타적 레지스터에 의해 실행될 수 있다. 배타적 프로그램 모드와 사용자 프로그램 모드는 배타적 레지스터의 셋팅에 의해 서로 전환될 수 있기 때문에, ROM 은 사용자 프로그램 모드에서 CPU 로부터 직접 액세스될 수 있다. 이는 하기와 같은 각각의 모드에서 플래시 EEPROM 에 대한 소거/기록 동작을 초래한다.Additionally, the microcomputer described in the related application includes a flash EEPROM and a ROM containing an erase / write procedure for the EEPROM, wherein switching between the flash EEPROM and the ROM is only performed with the state of the external terminal upon reset. But can be implemented by exclusive registers that are controllable by the CPU. Since the exclusive program mode and the user program mode can be switched with each other by setting of exclusive registers, the ROM can be accessed directly from the CPU in the user program mode. This results in an erase / write operation for the flash EEPROM in each mode as follows.
먼저, ROM 은 마이크로컴퓨터에 특정한 플래시 EEPROM 용 소거/기록 프로그램을 포함하는 반면, 플래시 EEPROM 은 사용자 프로그램과 사용자 프로그램에 의해 사용되는 통신 제어 프로그램을 포함한다. 통신 제어 프로그램은 외부로부터 플래시 EEPROM을 위한 재기록 데이터를 수신하기 위한 것이다. 이 상태에서, 배타적 프로그램 모드는 외부 단자의 셋팅에 의해 세트되고, 리셋트가 해제된 후에, CPU 는 플래시 EEPROM 에 소거하거나 기록하기 위하여 ROM 내에 저장된 EEPROM 용 소거 /기록 프로그램을 고정적으로 실행한다. 이런 방식으로 ROM 내에 저장된 프로그램을 실행시키기 위한 동작은 "제 1 모드" 라 불린다.First, a ROM includes an erase / write program for a flash EEPROM specific to a microcomputer, while a flash EEPROM includes a user program and a communication control program used by the user program. The communication control program is for receiving rewrite data for the flash EEPROM from the outside. In this state, the exclusive program mode is set by the setting of the external terminal, and after the reset is released, the CPU fixedly executes the erase / write program for the EEPROM stored in the ROM for erasing or writing to the flash EEPROM. The operation for executing the program stored in the ROM in this way is called "first mode".
한편, 사용자 프로그램 모드에서, 사용자 프로그램이 플래시 EEPROM 내에 한번 기록된 후에, 사용자 프로그램 모드에서, 리셋팅이 해제된 후에, CPU 는 플래시 EEPROM 내에 저장된 사용자 프로그램을 실행한다. 그 다음에, 동조등을 위해 사용자 프로그램의 일부를 재기록할 필요가 있으면, 플래시 EEPROM 내에 저장된 통신 제어 프로그램과, 플래시 EEPROM 과 ROM 사이의 스위칭을 위한 프로그램 (배타적 레지스터 셋팅 명령등) 은 RAM 에 전송된후, 어드레스, 데이터 및 RAM 에 전송된 파라메터와 같은 정보에 따라 소거 또는 기록 동작이 수행된다. ROM 내에 저장된 프로그램과 다른 정보에 따른 이러한 동작은 "제 2 모드" 로 불린다. 제 2 모드는 CPU 의 제어하에서 배타적 레지스터를 세트하고, 플래시 EEPROM을 위한 소거/기록 절차를 내부에 포함하는 ROM 에 액세스하기 위하여 RAM 에 전송된 프로그램을 사용한다.On the other hand, in the user program mode, after the user program is written once in the flash EEPROM, in the user program mode, after the reset is released, the CPU executes the user program stored in the flash EEPROM. Then, if it is necessary to rewrite part of the user program for tuning, the communication control program stored in the flash EEPROM and the program for switching between the flash EEPROM and ROM (exclusive register setting command) are transferred to RAM. Then, the erase or write operation is performed in accordance with information such as address, data and parameters transferred to the RAM. This operation according to the program and other information stored in the ROM is called "second mode". The second mode uses a program transferred to RAM to access exclusive ROM that sets exclusive registers under the control of the CPU and internally contains an erase / write procedure for the flash EEPROM.
설명된 바와 같이, 마이크로컴퓨터의 제 2 모드는 ROM 내에 저장된 플래시 EEPROM을 위한 소거/기록 절차를 사용할 수 있기 때문에, 일본 특허 특개평 제 5-266219 호에 개시된 마이크로컴퓨터에서 처럼, 플래시 EEPROM (재기록 제어 프로그램)을 위한 소거/기록 절차를 ROM 또는 칩 외부에서 실행하기 위한 프로그램과, 기록 코드 (통신 제어 프로그램)를 제공하기 위하여 칩외부에서 호스트 장치와 함께 통신 프로토콜을 포함하는 프로그램 (통신 제어 프로그램) 모두를 RAM 으로 사전에 다운로드하는 것이 필요하지 않다.As described, since the second mode of the microcomputer can use the erase / write procedure for the flash EEPROM stored in the ROM, as in the microcomputer disclosed in Japanese Patent Laid-Open No. 5-266219, the flash EEPROM (rewrite control) A program for executing an erase / write procedure for a program outside the ROM or the chip, and a program (communication control program) including a communication protocol together with a host device outside the chip to provide a write code (communication control program). It is not necessary to download it to RAM in advance.
이제, 마이크로컴퓨터의 동작을 도 9-15 를 참조로 설명된다.The operation of the microcomputer is now described with reference to Figs. 9-15.
도 9를 참조로, 마이크로컴퓨터 (14) 는 CPU (5) 와, 플래시 EEPROM (2) 과, 소거/기록 절차를 저장하는 ROM (3) 과, 패칭이 가능한 RAM (16) 과, 전환 스위치 (15) 와, 외부로 데이터를 전송하고 외부로부터 데이터를 수신하기 위한 직렬 인터페이스 (이후에 "직렬 I/F" 로 불림) 와, 리셋 또는 RS 단자 (26) 와, 외부 또는 EX 단자 (28) 및 플래시 EEPROM을 위한 전원 전압 또는 VPP 단자 (29)를 포함한다. 부가적으로, 마이크로 컴퓨터외부에 응용 프로그램을 저장하는 PROM 기록기 와 같은 외부 호스트 장치 (9) 가 제공된다. 여기서, 응용 프로그램이란 하드웨어를 제어하거나 데이터 프로세싱을 수행하고, 플래시 EEPROM 에 재기록하기 위하여 흔히 사용되는 프로그램을 의미한다.Referring to FIG. 9, the microcomputer 14 includes a CPU 5, a flash EEPROM 2, a ROM 3 storing an erase / write procedure, a RAM 16 capable of patching, and a changeover switch ( 15) a serial interface (hereinafter referred to as "serial I / F") for transmitting data to and receiving data from outside, a reset or RS terminal 26, an external or EX terminal 28, and Power supply voltage or VPP terminal 29 for the flash EEPROM. In addition, an external host device 9 such as a PROM recorder for storing application programs outside the microcomputer is provided. Here, the application program refers to a program commonly used to control hardware, perform data processing, and rewrite to a flash EEPROM.
도 10 및 11 을 참조로, 전환 스위치 (15) 는 배타적 레지스터 (17) (1 비트) 와, RS 단자 (26) 가 상승할 때 EX 단자 (28) 의 논리값을 래치하기 위한 래치 회로 (18) 및, 배타적 레지스터 (17) 의 출력과 래치 회로 (18) 의 출력을 그의 입력으로서 가진 OR 게이트 (24) 를 포함한다. OR 게이트 (24) 의 출력은 ROM (3) 에 CS (칩 선택) 신호로서 직접 접속되고, CS-신호 (38) (심벌-는 반전을 의미한다) 로서 인버터 (25)를 통해 플래시 EEPROM (2) 에 직접 접속된다. 그러므로, CS 신호 (37) 의 CS-신호 (38) 와 함께 플래시 EEPROM (2) 또는 ROM (3) 중의 하나를 배타적으로 선택하는 것이 가능하다. 도 10 및 11 은 도면의 편의상 분리되어 있다.10 and 11, the changeover switch 15 includes an exclusive register 17 (1 bit) and a latch circuit 18 for latching the logic value of the EX terminal 28 when the RS terminal 26 is raised. And an OR gate 24 having as its input an output of the exclusive register 17 and an output of the latch circuit 18. The output of the OR gate 24 is directly connected to the ROM 3 as a CS (chip select) signal, and through the inverter 25 as a CS - signal 38 (symbol - means inversion), the flash EEPROM 2 Is connected directly to Therefore, it is possible to exclusively select either the flash EEPROM 2 or the ROM 3 together with the CS − signal 38 of the CS signal 37. 10 and 11 are separated for convenience of drawing.
도 9 를 참조로, ROM (3) 은 EEPROM을 위한 소거/기록 절차 (제 1 및 제 2 모드에 흔히 사용될 수 있는 EEPROM 기록제어 프로그램과, 기록 데이터의 통신을 제어하기 (기록 데이터를 수신하기) 위한 통신 제어 프로그램)를 저장한다. 부가적으로, 배타적 프로그래밍 모드는 래치 회로 (18) 로 EX 단자 (28) 의 상태 "1"을 래치하거나, CPU (5) 로부터 배타적 레지스터 (17) 내의 논리값 "1"을 설정함으로써 지정된다. 이 경우에, ROM (3) 이 선택되도록 CS 신호 (37) 는 하이 레벨이 되고, CS-신호 (38) 는 로우 레벨이 된다.With reference to Fig. 9, the ROM 3 is an erase / write procedure for an EEPROM (EEPROM write control program which can be commonly used in the first and second modes, and controlling communication of write data (receiving write data)). Communication control program). In addition, the exclusive programming mode is designated by latching the state "1" of the EX terminal 28 with the latch circuit 18 or setting the logical value "1" in the exclusive register 17 from the CPU 5. In this case, the CS signal 37 goes high and the CS − signal 38 goes low so that the ROM 3 is selected.
래치 회로 (18) 가 논리값 "1"을 래치할 때, 마이크로컴퓨터 (14) 는 제 1 모드가 되고, 여기서, 도 12 및 13 에 도시된 바와 같이, CPU (5) 는 플래시 EEPROM (2) 에 소거 또는 기록을 수행하기 위하여 ROM (3) 내에 저장된 EEPROM 재기록 제어 프로그램을 고정적으로 실행한다. 즉, 제 1 모드에서, 플래시 EEPROM (2) 은 CPU (5) 에 의해 주변 장치로서 액세스된다. 도 12 및 13 은 도면의 편의상 분리되어 있다.When the latch circuit 18 latches the logic value "1", the microcomputer 14 is in the first mode, where the CPU 5 is the flash EEPROM 2, as shown in Figs. 12 and 13. The EEPROM rewrite control program stored in the ROM 3 is fixedly executed in order to perform erasing or writing in the memory. That is, in the first mode, the flash EEPROM 2 is accessed as a peripheral device by the CPU 5. 12 and 13 are separated for convenience of drawing.
한편, 래치 회로 (18) 가 논리값 "0"을 래치할 때, 마이크로컴퓨터 (14) 는 사용자 프로그램 모드가 된다. 플래시 EEPROM (2) 내의 프로그램이 사용자 프로그램에 의해 내부에 재기록될 때, 이는 제 2 모드가 된다. 이 경우에, 플래시 EEPROM (2) 이 선택되도록, CS 신호 (37) 는 로우 레벨이 되고, CS-신호 (38) 는 하이 레벨이 된다.On the other hand, when the latch circuit 18 latches the logic value "0", the microcomputer 14 enters the user program mode. When the program in the flash EEPROM 2 is rewritten internally by the user program, it is in the second mode. In this case, the CS signal 37 goes low and the CS − signal 38 goes high so that the flash EEPROM 2 is selected.
제 2 모드에서, 마이크로컴퓨터 (14) 는 도 14 및 15 에 도시된 바와 같이, 사용자 프로그램 모드 (1) 내의 직렬 I/F (7) 와 같은 통신 수단을 사용하여 외부 호스트 장치 (9) 내에 저장된 응용 프로그램을 전송하고 수신한다. 다음에, 플래시 EEPROM (2) 와 ROM (3)을 플래시 EEPROM (2) 내에 저장된 사용자 프로그램내에서 전환시키기 위한 프로그램과, 플래시 EEPROM (2) 에 재기록하기 위하여 필요한 어드레스, 데이터 및 파라메터와 같은 정보가 패칭이 가능한 RAM (16) 에 다운로드된 후에, 프로세스는 RAM (16) 으로 분기하고 (도 14 및 15 에 (2) 로 표시됨), 배타적 레지스터 (17) 의 논리는 플래시 EEPROM (2) 과 ROM (3) 사이의 스위칭을 위하여 전송된 프로그램에 의해 "1" 로 세트되어, 이것이 배타적 프로그램 모드 (도 14 및 15에서 (3) 으로 표시됨) 에 전송된다. 이 경우에, ROM (3) 이 선택되도록 CS 신호 (37) 는 하이 레벨이 되고, CS-신호 (38) 는 로우 레벨이 된다. 도 14 와 15 는 도면의 편의상 분리되어 있다.In the second mode, the microcomputer 14 is stored in the external host device 9 using communication means such as serial I / F 7 in the user program mode 1, as shown in Figs. 14 and 15. Send and receive the app. Next, a program for converting the flash EEPROM 2 and the ROM 3 into a user program stored in the flash EEPROM 2, and information such as addresses, data, and parameters necessary for rewriting to the flash EEPROM 2 are provided. After downloading to patchable RAM 16, the process branches to RAM 16 (indicated by (2) in FIGS. 14 and 15), and the logic of exclusive register 17 is flash EEPROM 2 and ROM ( 3) is set to " 1 " by the transmitted program for switching between, so that it is sent to the exclusive program mode (indicated by (3) in Figs. 14 and 15). In this case, the CS signal 37 goes high and the CS − signal 38 goes low so that the ROM 3 is selected. 14 and 15 are separated for convenience of drawing.
그후에, 프로세스는 EEPROM을 위한 소거/기록 절차가 플래시 EEPROM (2) 의 소거/기록 동작 (도 14 와 15 에 (4) 로 표시됨) 을 실행하기 위하여 저장되는 ROM (3) 으로 분기한다.Thereafter, the process branches to the ROM 3 in which the erase / write procedure for the EEPROM is stored for performing the erase / write operation of the flash EEPROM 2 (indicated by (4) in Figs. 14 and 15).
재기록의 완료후에, 프로세스는 다시 RAM (16) 으로 분기하고(도 14 와 15에서 (5) 로 표시됨), 배타적 레지스터의 논리를 "0" 으로 설정하여, 프로세스는 사용자 프로그램 모드 (도 14 와 15 에 (6) 으로 표시됨) 로 전송된다.After completion of the rewrite, the process branches back to RAM 16 (indicated by (5) in FIGS. 14 and 15) and sets the logic of the exclusive register to "0" so that the process enters the user program mode (FIGS. 14 and 15). Is indicated by (6).
그후에, 프로세스는 정상 동작 모드로 복귀하고, 플래시 EEPROM 내의 재기록된 응용 프로그램은 실행되기 시작한다. (도 14 와 15에서 (7) 로 표시됨)Thereafter, the process returns to the normal operation mode, and the rewritten application program in the flash EEPROM begins to run. (Indicated by (7) in FIGS. 14 and 15)
즉, 제 2 모드에서, 프로그램 소거/기록 프로그램은 제 1 모드의 프로그램과 함께 공통으로 사용될 수 있기 때문에, 패칭할 수 있는 RAM (16) 의 요구되는 용량은 플래시 기록 제어 프로그램이 사용자 프로그램을 동조시킬때 RAM 에 전송되기 위하여 필요하지 않다는 사실에 의해 저장되는 양만큼 감소될 수 있다.That is, in the second mode, since the program erase / write program can be used in common with the program of the first mode, the required capacity of the patchable RAM 16 may cause the flash write control program to synchronize the user program. Can be reduced by the amount that is stored by the fact that it is not needed to be transferred to RAM.
그러나, 상기 설명된 소거/기록 방법으로 소거 및 기록을 수행하는 플래시 EEPROM 을 내부에 포함한 마이크로컴퓨터는 사용자 프로그램 모드내의 플래시 EEPROM을 배타적으로 전환하기 때문에, 사용자가 프로그램을 바꾸기를 원할때, 그는 플래시 EEPROM 과 ROM 사이의 스위칭을 위한 프로그램과, 정보에 따라서 소거/기록 동작을 수행하기 전에 플래시 EEPROM에서 RAM 까지 플래시 EEPROM 에 재기록하기위해 필요한 어드레스, 데이터 및 파라메터와 같은 정보를 한번에 다운로드해야 한다. 그러므로, 이는 프로그램가능한 RAM을 포함해야 하거나, 외부 메모리를 접속해야 한다는 문제를 갖는다.However, when the microcomputer including the flash EEPROM inside which erases and writes by the erase / write method described above exclusively switches the flash EEPROM in the user program mode, when the user wants to change the program, he and the flash EEPROM and A program for switching between ROMs and information such as addresses, data and parameters needed to rewrite the flash EEPROM from flash EEPROM to RAM must be downloaded at one time before performing an erase / write operation depending on the information. Therefore, this has a problem of having to include a programmable RAM or accessing an external memory.
또한, RAM 의 용량은 전송되는 프로그램과 데이터의 크기보다 커야 한다. 부가적으로, 프로그램은 RAM 으로 비워지기 때문에, 또한 플래시 EEPROM 과 ROM 사이의 스위칭에는 시간이 걸린다.In addition, the amount of RAM must be larger than the size of the program and data being transferred. In addition, since the program is emptied into RAM, it also takes time to switch between flash EEPROM and ROM.
그러므로, 본 발명은 상기 언급된 문제들의 면에서 만들어진 것이다. 본 발명의 목적은 프로그램가능한 RAM 을 포함할 필요가 없고 외부 메모리를 가질 필요가 없으며, 프로그램의 소거 또는 기록을 얻을 수 있는 마이크로컴퓨터를 제공하는 것이다.Therefore, the present invention has been made in view of the above-mentioned problems. It is an object of the present invention to provide a microcomputer that does not need to include a programmable RAM, does not need to have an external memory, and can erase or write a program.
도 1 은 본 발명에 따른 실시예의 정렬을 도시한 블록도.1 is a block diagram illustrating the alignment of an embodiment according to the present invention.
도 2 는 본 발명에 따른 실시에에서 고전압 검출 회로의 정렬을 도시한 블록도.2 is a block diagram illustrating the alignment of the high voltage detection circuit in an embodiment according to the present invention.
도 3 은 본 발명에 따른 실시예에서 전환 스위치의 정렬을 도시한 블록도.3 is a block diagram illustrating the alignment of a changeover switch in an embodiment according to the invention;
도 4 는 본 발명에 따른 실시예에서 전환 스위치의 동작을 설명하기위한 진리표.4 is a truth table for explaining the operation of the changeover switch in the embodiment according to the present invention;
도 5 는 본 발명에 따른 실시예에서 온 보드 모드에서 프로그램 실행 상태.5 is a program execution state in the on-board mode in the embodiment according to the present invention.
도 6 은 본 발명에 따른 실시예에서 온 보드 모드에서 프로그램 실행 상태.6 is a program execution state in the on-board mode in the embodiment according to the present invention.
도 7 은 본 발명에 따른 실시예에서 셀프 프로그래밍 모드에서 프로그램 실행 상태.7 is a program execution state in a self programming mode in an embodiment according to the present invention.
도 8 은 본 발명에 따른 실시예에서 셀프 프로그래밍 모드에서 액세스 메모리의 타이밍 챠트 및 변화.8 is a timing chart and variation of an access memory in self programming mode in an embodiment in accordance with the present invention.
도 9 는 마이크로컴퓨터의 정렬의 블록도.9 is a block diagram of the alignment of a microcomputer.
도 10 은 도 9 에 도시된 마이크로컴퓨터에서 전환 스위치의 정렬.10 is an alignment of the changeover switch in the microcomputer shown in FIG.
도 11 은 도 9 에 도시된 마이크로컴퓨터에서 전완 스위치 (15) 의 정렬.11 is an alignment of the forearm switch 15 in the microcomputer shown in FIG.
도 12 는 도 9 에 도시된 마이크로컴퓨터의 제 1 모드에서 프로그램 실행 상태.12 is a program execution state in a first mode of the microcomputer shown in FIG.
도 13 은 도 9 에 도시된 마이크로컴퓨터의 제 1 모드에서 프로그램 실행 상태.13 is a program execution state in a first mode of the microcomputer shown in FIG.
도 14 는 도 9 에 도시된 마이크로컴퓨터의 제 2 모드에서 프로그램 실행 상태.14 is a program execution state in a second mode of the microcomputer shown in FIG.
도 15 는 도 9 에 도시된 마이크로컴퓨터의 제 2 모드에서 프로그램 실행 상태.15 is a program execution state in a second mode of the microcomputer shown in FIG.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
2 : 플래시 EEPROM 3 : ROM2: flash EEPROM 3: ROM
4, 15 : 전환 스위치 5 : CPU4, 15: changeover switch 5: CPU
6 : 고전압 검출 회로 7 : 직렬 1/F6: high voltage detection circuit 7: series 1 / F
9 : 외부 호스트 12, 17 : 배타적 레지스터9: external host 12, 17: exclusive register
13 : 어드레스 디코더 16 : 패칭 가능한 RAM13: address decoder 16: patchable RAM
18 : 래치 회로 30 : 어드레스 버스18: latch circuit 30: address bus
31 : 데이터 버스31: data bus
상기 목적을 얻기 위하여, 본 발명은 내부에 플래시 EEPROM을 포함한 마이크로컴퓨터를 제공하며, 이 마이크로 컴퓨터는 전기적으로 소거가능하며 프로그램가능한 판독전용 메모리 ("EEPROM" 으로 불림) 와, EEPROM을 위한 소거 및 판독을 지정하는 프로그램을 저장하는 판독전용 메모리 ("ROM" 으로 불림) 및, 중앙 처리 장치 ("CPU" 로 불림)를 포함하며, CPU 는 EEPROM 에서 소거하고 기록하는 것을 가능하도록 ROM 내에 저장된 프로그램과 EEPROM 내에 저장된 소거 및 기록 제어 프로그램 ("부트 프로그램" 으로 불림) 을 실행하며, 본 발명은 EEPROM 또는 ROM 중의 하나를 메모리 공간상에 두는 것과, EEPROM 과 ROM을 모두 같은 메모리 공간상에 두는 것사이를 CPU 의 제어하에서 스위칭하기 위한 스위칭 수단을 더 포함하며, 부트 프로그램을 저장하기 위한 영역의 어드레스는 ROM 의 영역의 어드레스와 중복하지 않게 정렬되며, CPU 는 EEPROM 내의 프로그램만을 실행하는 상태와, 상기 부트 프로그램과 ROM 내에 저장된 프로그램사이에서 직접 및 양방향으로 이동할 수 있는 상태 및, ROM 내에 저장된 프로그램만을 실행하는 상태사이에서 스위칭되어 EEPROM 에서 소거하거나 기록한다.To this end, the present invention provides a microcomputer internally containing a flash EEPROM, which is electrically erasable and programmable read-only memory (called "EEPROM"), and erase and read for EEPROM. Read-only memory (called "ROM") and a central processing unit (called "CPU") for storing programs that specify a program, and the CPU stores programs and EEPROMs stored in ROM to enable erasing and writing to the EEPROM. Executes an erase and write control program (called a "boot program") stored therein, and the present invention provides a CPU between placing either EEPROM or ROM in the memory space and placing both the EEPROM and ROM in the same memory space. Switching means for switching under control of an address of the region for storing the boot program is ROM Arranged so as not to overlap with an address of a region of the CPU, the CPU executes only a program in an EEPROM, a state capable of moving directly and bidirectionally between the boot program and a program stored in a ROM, and executes only a program stored in a ROM. Switched between erases and writes to EEPROM.
부가적으로, 본 발명에서, 스위칭 수단은 CPU 에 의해 제어되는 배타적 레지스터와; CPU 가 ROM 의 영역의 어드레스에 액세스하는 것을 검출하는 어드레스 디코더를 포함하며; 배타적 레지스터가 제 1 상태에 있을 때, EEPROM 이 유효하게 되며; 배타적 레지스터가 제 2 상태에 있을 때, ROM 이 유효하며; 배타적 레지스터가 제 3 상태에 있을 때, 어드레스 디코더가 ROM 의 영역으로의 액세스를 검출하면 ROM 이 유효하게 되며, 어드레스 디코더가 ROM 의 영역으로의 액세스를 검출하지 않으면 EEPROM 이 유효하게 된다.In addition, in the present invention, the switching means includes an exclusive register controlled by the CPU; An address decoder that detects the CPU accessing an address of an area of the ROM; When the exclusive register is in the first state, the EEPROM is valid; When the exclusive register is in the second state, the ROM is valid; When the exclusive register is in the third state, the ROM becomes valid if the address decoder detects access to the area of the ROM, and the EEPROM becomes valid if the address decoder does not detect access to the area of the ROM.
또한, 본 발명에서, 스위칭 수단은 CPU 에 의해 제어되는 배타적 레지스터와, CPU 가 ROM 의 영역에 대한 어드레스에 액세스하는 것을 검출하는 어드레스 디코더를 포함하며, 배타적 레지스터가 제 1 상태에 있을 때, EEPROM 이 유효하며, 배타적 레지스터가 제 2 상태에 있을 때 ROM 이 유효하며, 배타적 레지스터가 제 3 상태일 때, 어드레스 디코더가 ROM 의 영역으로의 액세스를 검출하면, ROM 이 유효하며, 어드레스 디코더가 ROM 의 영역으로의 액세스를 검출하지 않으면 EEPROM 이 유효하다.Further, in the present invention, the switching means includes an exclusive register controlled by the CPU, and an address decoder that detects the CPU accessing an address for an area of the ROM, and when the exclusive register is in the first state, When the exclusive register is in the second state and the ROM is valid, when the exclusive register is in the third state and the address decoder detects access to the area of the ROM, the ROM is valid and the address decoder is in the area of the ROM. If no access is detected, the EEPROM is valid.
또한, 본 발명은 소정 외부 단자의 입력 전압이 전원보다 높은 전압에 있는 것을 검출하기 위한 고전압 검출 수단을 더 포함하며, 상기 고전압검출 수단의 검출 신호는 스위칭 수단으로 입력되며, 검출 신호가 활성일 때, ROM 은 배타적 레지스터의 상태 또는 어드레스 디코더의 상태에 무관하게 강제로 유효하게 되어, ROM 내에 저장된 프로그램은 마이크로컴퓨터가 초기화된 후에 실행될 수 있다.The present invention further includes high voltage detecting means for detecting that an input voltage of a predetermined external terminal is at a voltage higher than a power supply, wherein the detection signal of the high voltage detecting means is input to the switching means, and when the detection signal is active, In other words, the ROM is forced to be valid regardless of the state of the exclusive register or the state of the address decoder, so that a program stored in the ROM can be executed after the microcomputer is initialized.
또한, 본 발명에서, 소정 외부 단자에서의 입력 전압은 플래시 EEPROM 의 소거 및 기록을 위한 전원으로서 또한 사용될 수 있다.In addition, in the present invention, the input voltage at a predetermined external terminal can also be used as a power supply for erasing and writing of the flash EEPROM.
이제, 본 발명의 실시예가 하기에 설명된다. 바람직한 실시예에서, 본 발명은 플래시 EEPROM (도 1에서 2)과; 플래시 EEPROM 의 소거 및 기록 절차를 지시하는 프로그램을 저장하는 ROM (도 1에서 3) 과; 플래시 EEPROM 내에 저장된 소거 및 기록 제어 프로그램 ("부트 프로그램"으로 불림) 과, ROM (도 1에서 3) 내에 저장된 프로그램을 실행하여, 플래시 EEPROM (도 1에서 2) 에 소거하고 기록하는 것을 가능하게 하는 CPU (도 1에서 5) 및, 플래시 EEPROM 과 ROM 중의 하나가 메모리 공간내에 위치하거나, 이들 모두가 CPU 로부터의 제어하에서 동일한 메모리 공간내에 위치하는 것을 스위칭하기 위한 전환 스위치 (도 1에서 4)를 포함한다. 그 다음에, 부트 프로그램 저장 영역의 어드레스는 ROM 영역의 어드레스와 중복되지 않도록 정렬된다. CPU 는 EEPROM 내에서 프로그램만을 실행하는 상태와, 부트 프로그램과 ROM 내에 저장된 프로그램사이에서 직접 및 양방향으로 이동할 수 있는 상태 및, ROM 내에 저장된 프로그램만을 실행하는 상태사이에서 스위칭되도록 정렬되어, 플래시 EEPROM 에 소거하고 기록한다.Now, embodiments of the present invention are described below. In a preferred embodiment, the present invention provides a flash EEPROM (2 in FIG. 1); A ROM (3 in Fig. 1) for storing a program instructing an erase and write procedure of the flash EEPROM; An erase and write control program stored in the flash EEPROM (called "boot program") and a program stored in the ROM (3 in FIG. 1) are executed to enable erasing and writing to the flash EEPROM (2 in FIG. 1). 1 includes a CPU (5 in FIG. 1) and a switching switch (4 in FIG. 1) for switching either one of the flash EEPROM and ROM is located in the memory space or both are located in the same memory space under control from the CPU. do. Then, the address of the boot program storage area is arranged so as not to overlap with the address of the ROM area. The CPU is arranged to switch between a state executing only a program in the EEPROM, a state capable of moving directly and bidirectionally between a boot program and a program stored in the ROM, and a state executing only a program stored in the ROM, thereby erasing the flash EEPROM. And record.
본 발명에 따라서, 그의 바람직한 실시예에서, 전환 스위치는 CPU 에 의해 제어되는 배타적 레지스터 (도 3에서 12) 와, CPU 가 ROM 영역의 어드레스에 액세스하는 것을 검출하는 어드레스 디코더 (도 3에서 13)를 포함하며; 배타적 레지스터가 제 1 상태에 있을 때, 플래시 EEPROM (도 1에서 2)은 유효하게 되고; 배타적 레지스터가 제 2 상태에 있을 때, ROM (도 1에서 3) 은 유효하게 되며; 배타적 레지스터가 제 3 상태에 있을 때, 어드레스 디코더가 ROM 의 영역으로의 액세스를 검출하면 ROM 이 유효하게 되며, 어드레스 디코더가 ROM 의 영역으로의 액세스를 검출하지 않으면 플래시 EEPROM 이 유효하게 된다.According to the present invention, in its preferred embodiment, the changeover switch comprises an exclusive register (12 in FIG. 3) controlled by the CPU and an address decoder (13 in FIG. 3) which detects that the CPU accesses an address in the ROM area. Includes; When the exclusive register is in the first state, the flash EEPROM (2 in FIG. 1) becomes valid; When the exclusive register is in the second state, the ROM (3 in FIG. 1) is valid; When the exclusive register is in the third state, the ROM becomes valid if the address decoder detects access to the area of the ROM, and the flash EEPROM becomes valid if the address decoder does not detect access to the area of the ROM.
부가적으로, 본 발명에 따라서, 그의 바람직한 실시예에서, 본 발명은 소정 외부 단자에서 입력 전압이 전원 전압보다 높은 전압에 있는 것을 검출하기 위한 고전압 검출 회로 (도 1에서 6)를 포함하도록 정렬되며, 고전압 검출 회로의 검출 신호 (도 1에서 VPL) 는 전환 스위치 (도 3) 로 입력되며, 검출 신호가 활성일 때, ROM 은 배타적 레지스터 (도 3에서 12) 의 상태 또는 어드레스 디코더 (도 3에서 13) 의 상태에 무관하게 강제로 유효하게 되어, ROM 내에 저장된 프로그램은 마이크로컴퓨터가 초기화된 후에 실행될 수 있다.Additionally, in accordance with the present invention, in its preferred embodiment, the present invention is arranged to include a high voltage detection circuit (6 in FIG. 1) for detecting that an input voltage at a predetermined external terminal is at a voltage higher than the power supply voltage. , The detection signal (VPL in FIG. 1) of the high voltage detection circuit is input to the changeover switch (FIG. 3), and when the detection signal is active, the ROM is in the state of the exclusive register (12 in FIG. 13) Forced to be valid regardless of the state of 13), the program stored in the ROM can be executed after the microcomputer is initialized.
[실시예]EXAMPLE
본 발명의 실시예는 본 발명의 상기 설명된 실시예를 더 상세히 설명하기 위하여 도면을 참조로 설명된다.Embodiments of the present invention are described with reference to the drawings in order to explain in more detail the above-described embodiments of the present invention.
도 1 은 본 발명의 실시예의 정렬을 도시한다. 도 1을 참조로, 예를 들면, 소거 및 기록이 그 자신의 프로그램으로 수행될수 있는 플래시 EEPROM 이 내부에 포함되어 있는 마이크로컴퓨터 (1) 는 CPU (5) 와, 소거하거나 기록할 수 있는 플래시 EEPROM (2) 과, 소거 및 기록 절차를 저장할 수 있는 ROM (3) 과, 전환 스위치 (4) 와, 고전압 검출 회로 (6) 와, 데이터를 외부로 전송하거나 외부로부터 데이터를 수신하기위한 직렬 인터페이스 (7) 와, 모드 인입 회로 (19) 와, RS 단자 (26) 및, VPP/TEST 단자 (27) 를 포함한다. 부가적으로, 이 실시예에는 마이크로컴퓨터의 외부에 있는 응용 프로그램을 저장하는 PROM 기록기와 같은 외부 호스트 장치 (9) 가 제공된다.1 illustrates an alignment of an embodiment of the present invention. Referring to Fig. 1, for example, a microcomputer 1 in which a flash EEPROM in which erase and writing can be performed by its own program is included in the CPU 5, and a flash EEPROM which can be erased or written. (2) a ROM 3 capable of storing erase and write procedures, a changeover switch 4, a high voltage detection circuit 6, and a serial interface for transmitting data to or receiving data from the outside ( 7), mode inlet circuit 19, RS terminal 26, and VPP / TEST terminal 27. In addition, this embodiment is provided with an external host device 9 such as a PROM recorder for storing application programs external to the microcomputer.
도 2 는 이 예에서 고전압 검출 회로 (6) 의 정렬의 예를 도시한다. 도 2를 참조로, 고전압 검출 회로 (6) 는 RS 단자 (26) 의 입력 신호의 상승 에지에서 TEST/VPP 단자 (27) 의 전압 레벨을 결정하고, 고전압 레벨이 검출될 때 VPL 신호 (34)를 출력하는 VPP 레벨 검출 회로 (11) 와, RS 단자 (26) 의 입력 신호의 상승 에지에서 TEST/VPP 단자 (27) 의 전압 레벨을 또한 결정하고 VDD 레벨을 검출하는 VDD 레벨 검출 회로 (10) 및, VDD 레벨이 검출되는 신호와 VPL 신호 (34) 의 반전이 입력되며 VDL 신호 (35)를 출력하는 AND 게이트 (20)를 포함한다.2 shows an example of the alignment of the high voltage detection circuit 6 in this example. Referring to Fig. 2, the high voltage detection circuit 6 determines the voltage level of the TEST / VPP terminal 27 at the rising edge of the input signal of the RS terminal 26, and the VPL signal 34 when the high voltage level is detected. A VPP level detection circuit 11 for outputting a signal and a VDD level detection circuit 10 for determining a voltage level of the TEST / VPP terminal 27 at the rising edge of the input signal of the RS terminal 26 and detecting the VDD level. And an AND gate 20 for inputting the signal from which the VDD level is detected and the inversion of the VPL signal 34 and outputting the VDL signal 35.
도 3 은 이 실시예에서 전환 스위치 (4) 의 정렬의 예를 도시한다. 도 4 는 도 3 에 도시된 회로의 동작을 도시한다. 도 3 및 4 는 도면의 편의상 분리되어 있다. 도 3 및 4를 참조로, 전환 스위치 (4) 는 도 1 에 도시된 CPU (5) 로부터 어드레스 버스 (30)/데이터 버스 (31)를 통해 액세스되고 RS 단자 (26) 로의 입력에 의해 초기화될 수 있는 2 비트 (이 예에서 "00B") 배타적 레지스터 (12) 와, 도 1 에 도시된 ROM (3) 영역의 어드레스가 디코딩될 때 ROM 지정 신호 (36)를 출력하는 어드레스 디코더 (13) 와, 배타적 레지스터 (12) 의 하위 비트와 ROM 지정 신호 (36) 가 입력되는 AND 게이트 (22) 와, 고전압 검출 회로 (6) 로부터 출력된 VPL 신호 (34) 와 배타적 레지스터 (12) 의 상위 비트 및 AND 게이트 (22) 의 출력을 입력으로서 수신하고 CS1 신호 (제 1 칩 선택 신호) (32) 를 출력하는 OR 게이트 (21) 및, 입력으로서 CS1 신호 (32)를 수신하고 반전시키며 이를 CS2 신호 (제 2 칩 선택 신호) (33) 로서 출력하는 인버터 (23) 를 포함한다.3 shows an example of the alignment of the changeover switch 4 in this embodiment. 4 shows the operation of the circuit shown in FIG. 3 and 4 are separated for convenience of drawing. 3 and 4, the changeover switch 4 is accessed from the CPU 5 shown in FIG. 1 via the address bus 30 / data bus 31 and initialized by an input to the RS terminal 26. As shown in FIG. A two-bit (" 00B " in this example) exclusive register 12, an address decoder 13 which outputs a ROM designation signal 36 when the address of the ROM 3 area shown in FIG. The lower bit of the exclusive register 12 and the AND gate 22 to which the ROM designation signal 36 is input, the upper bit of the VPL signal 34 and the exclusive register 12 output from the high voltage detection circuit 6, and An OR gate 21 that receives the output of the AND gate 22 as an input and outputs a CS1 signal (first chip select signal) 32, and receives and inverts the CS1 signal 32 as an input, which is a CS2 signal ( An inverter 23 which outputs as the second chip select signal) 33.
이제, 이 실시예의 동작이 설명된다.Now, the operation of this embodiment is described.
도 2를 참조로, 고전압 검출 회로 (6) 는 VPP/TEST 단자 (27) 의 입력 신호 레벨에 따라서 0V 레벨과, VDD 레벨 (전원 전압 레벨, 예를 들면 5V) 및 VPP 레벨 (고전압 레벨, 예를 들면 10V)의 3 개의 값을 가진 입력 패턴을 검출하고 래치한다.Referring to Fig. 2, the high voltage detection circuit 6 includes a 0V level, a VDD level (power supply voltage level, for example 5V) and a VPP level (high voltage level, depending on the input signal level of the VPP / TEST terminal 27. For example, 10V) detects and latches an input pattern with three values.
도 3 및 4를 참조로, 전환 스위치 (4) 는 VPL 신호 (34) 가 활성화되거나 CPU (5) 에 접속된 배타적 레지스터 (12) 의 상위 비트가 "1" 일 때, ROM 지정 신호 (36) 의 값에 무관하게 ROM (3)을 지정하기 위하여 CS1 신호 (32)를 활성화시켜, ROM (3) 만이 액세스될 수 있다. (도 4를 참조)3 and 4, the changeover switch 4 is a ROM designation signal 36 when the VPL signal 34 is activated or when the upper bit of the exclusive register 12 connected to the CPU 5 is "1". Only the ROM 3 can be accessed by activating the CS1 signal 32 to specify the ROM 3 regardless of the value of. (See Figure 4)
부가적으로, VPL 신호 (34) 가 비활성화되고, 배타적 레지스터 (12) 가 "00B" 일 때, 플래시 EEPROM (2)을 지정하기 위한 CS2 신호 (33) 는 ROM 지정 신호 (26) 의 값에 무관하게 활성화되어, 플래시 EEPROM (3) 만이 액세스될 수 있다.Additionally, when the VPL signal 34 is inactive and the exclusive register 12 is "00B", the CS2 signal 33 for specifying the flash EEPROM 2 is independent of the value of the ROM designation signal 26. Activated, only the flash EEPROM 3 can be accessed.
또한, VPL 신호 (34) 가 비활성일 때와, 배타적 레지스터 (12) 가 "01B" 로 설정될 때, ROM 지정 신호 (36) 는 어드레스 디코더 (13) 가 부트 프로그램 영역에 중복되지 않도록 할당된 ROM (3) 어드레스의 할당 어드레스를 디코딩하면 하이가 되어, ROM (3)을 지정하기 위한 CS1 신호는 활성화된다. 어드레스 디코더 (13) 가 ROM (3) 의 할당 어드레스와 다른 어드레스를 디코딩하면, ROM 지정 신호 (36) 는 로우가 되어, 플래시 EEPROM (2)을 지정하기 위한 CS2 신호 (33) 는 활성화된다.Further, when the VPL signal 34 is inactive and when the exclusive register 12 is set to "01B", the ROM designation signal 36 is a ROM allocated so that the address decoder 13 is not duplicated in the boot program area. (3) Assignment of Address The decoding of the address makes it high, and the CS1 signal for designating the ROM 3 is activated. When the address decoder 13 decodes an address different from the allocation address of the ROM 3, the ROM designation signal 36 goes low, and the CS2 signal 33 for designating the flash EEPROM 2 is activated.
고전압 검출 회로 (6) 가 VPP 레벨을 검출할 때, 즉, VPL 신호 (34), 고전압 검출 회로 (6) 의 출력이 활성일 때 (논리적 "1"), CS1 신호 (32), 전환 스위치 (4) 의 출력은 하이가 되고, CS2 신호 (33) 는 로우가 되며, 마이크로컴퓨터 (1) 는 플래시 EEPROM (2) 에 재기록하기 위하여 ROM (3) 내에 저장된 플래시 EEPROM 소거/기록 제어 프로그램을 실행한다. (이후에 "온-보드 기록 모드" 로 불림)When the high voltage detection circuit 6 detects the VPP level, that is, when the output of the VPL signal 34, the high voltage detection circuit 6 is active (logical "1"), the CS1 signal 32, the switching switch ( The output of 4) goes high, the CS2 signal 33 goes low, and the microcomputer 1 executes the flash EEPROM erase / write control program stored in the ROM 3 for rewriting to the flash EEPROM 2. . (Hereinafter referred to as "on-board recording mode")
유사하게, 0V 가 검출될 때, 즉, VDL 신호 (35) 와 VPL 신호 (34) 가 비활성일 때, CS1 신호 (32) 는 로우가 되고, CS2 신호 (33) 는 하이가 되며, 플래시 EEPROM (2) 내에 저장된 사용자 프로그램을 실행하기 위하여 사용자 프로그래밍 모드로 들어간다.Similarly, when 0 V is detected, that is, when the VDL signal 35 and the VPL signal 34 are inactive, the CS1 signal 32 goes low, the CS2 signal 33 goes high, and the flash EEPROM ( Enter the user programming mode to execute the user program stored in 2).
이 모드에서, CPU (5) 가 배타적 레지스터 (12) 의 상위 레벨에 "1" 을 설정하면, CS1 신호 (32) 는 하이가 되고, CS2 신호 (33) 는 로우가 되어, ROM (3) 내의 프로그램이 실행될 수 있다. 부가적으로, 배타적 레지스터 (12) 의 상위 비트에 "0" 이 설정되고 하위 비트에 "1" 이 설정되면, 어드레스 디코더는 CPU (5) 가 ROM (3) 의 영역에 액세스할 때 하이레벨에서 ROM 지정 신호 (36)를 출력하기 때문에, CS1 신호 (32) 는 하이가 되며, CS2 는 로우가 되어, ROM (3) 내의 프로그램이 실행될 수 있다.In this mode, when the CPU 5 sets "1" to the upper level of the exclusive register 12, the CS1 signal 32 goes high, the CS2 signal 33 goes low, and in the ROM 3 The program can be executed. Additionally, if " 0 " is set in the upper bit of exclusive register 12 and " 1 " is set in the lower bit, then the address decoder is at a high level when CPU 5 accesses the area of ROM 3. Since the ROM designation signal 36 is outputted, the CS1 signal 32 goes high and CS2 goes low, so that the program in the ROM 3 can be executed.
어드레스 디코더 (13) 는 CPU (5) 가 플래시 EEPROM (2) 의 영역에 액세스할 때 로우 레벨 ROM 지정 신호 (36)를 출력하기 때문에, CS1 신호 (32) 는 로우가 되고, CS2 신호 (33) 는 하이가 되어, 플래시 EEPROM 내의 프로그램이 실행될 수 있다.Since the address decoder 13 outputs the low level ROM designation signal 36 when the CPU 5 accesses the area of the flash EEPROM 2, the CS1 signal 32 goes low, and the CS2 signal 33 Becomes high, and the program in the flash EEPROM can be executed.
사용자 프로그래밍 모드에서, "셀프 프로그래밍 모드" 란 CPU (5) 로부터 배타적 레지스터 (12) 의 설정과 함께 플래시 EEPROM (2) 내의 부트 프로그램과 ROM (3) 내의 플래시 소거/기록 제어 프로그램사이에서 양방향으로 이동시킴으로써 플래시 EEPROM 에 대한 소거 및 기록을 수행하는 모드이다.In the user programming mode, the "self-programming mode" refers to moving between the boot program in the flash EEPROM (2) and the flash erase / write control program in the ROM (3) together with the setting of the exclusive register (12) from the CPU (5). In this mode, erase and write to the flash EEPROM are performed.
고전압 검출 회로 (6) 가 VDD 레벨을 검출할 때, 즉, VDL 신호 (35) 가 활성 일 때, VDL 신호 (35) 는 도 1 에 도시된 모드 인입 회로 (19) 에 의해 TEST 모드와 같은 동작 모드가 사용될 수 있다. 이 동작은 본 발명에 관련이 없기 때문에 설명을 생략한다.When the high voltage detection circuit 6 detects the VDD level, that is, when the VDL signal 35 is active, the VDL signal 35 is operated in the same manner as the TEST mode by the mode inlet circuit 19 shown in FIG. Mode can be used. Since this operation is not relevant to the present invention, the description is omitted.
온 보드 기록 모드가 지정될 때, 도 5 및 6 에 도시된 바와 같이, ROM (3) 이 선택되고, 그 내부에 포함된 EEPROM 재기록 제어 프로그램은 CPU (5) (도 5 및 6 에 (1)로 표시됨) 에 의해 고정적으로 실행되며, 이 프로그램은 플래시 EEPROM (2) 내에 기록된다. 도 5 및 6 은 도면의 편의상 분리되어 있다.When the on-board write mode is specified, as shown in Figs. 5 and 6, the ROM 3 is selected, and the EEPROM rewrite control program contained therein is selected from the CPU 5 (Fig. 5 and 6 (1)). Is fixedly executed, and this program is recorded in the flash EEPROM 2. 5 and 6 are separated for convenience of drawing.
셀프 프로그래밍 모드에서, 도 5 에 도시된 바와 같이, 배타적 레지스터의 셋팅은 바뀌어, 플래시 EEPROM (2) 내에 프로그램이 기록된다. 특히, 도 5를 참조로, 리셋팅이 해제된 후에, 사용자 프로그램이 실행된다. (도 5 에 (1) 로 표시됨, "사용자 프로그램 모드" 라 불림) 도 7 은 이 실시예의 동작을 나타내기 위한 개략도이며, 도 8 은 액세스될 메모리의 타이밍 챠트 및 변화이다.In the self programming mode, as shown in Fig. 5, the setting of the exclusive register is changed so that the program is written into the flash EEPROM 2. In particular, with reference to FIG. 5, after the reset is released, the user program is executed. (Indicated by (1) in FIG. 5, called "user program mode") FIG. 7 is a schematic diagram for showing the operation of this embodiment, and FIG. 8 is a timing chart and a change of a memory to be accessed.
이 경우에, 사용자는 직렬 인터페이스 (7) 와 같은 통신 수단을 외부적으로 사용하여 외부 호스트 장치 (9) 내에 저장된 응용 프로그램을 전송하고 수신한다.In this case, the user transmits and receives an application stored in the external host device 9 externally using a communication means such as the serial interface 7.
그 다음에, 프로세스는 배타적 레지스터 (12)를 설정함으로써 플래시 EEPROM (2) 과 ROM (3) 둘다에 액세스가능한 모드 (예를 들면, "B" 가 2 진수일 때 "01B") (이후에 "셀프 프로그래밍 모드(1)" 로 불림) 로 이동한다. (도 7 및 8 에 (2) 로 도시됨) 그러므로, 플래시 EEPROM 은 VPP/TEST 단자 (27) 에 고전압 레벨을 인가함으로써 재기록되는 것이 가능하게 된다.The process then sets the exclusive register 12 to access the mode accessible to both the flash EEPROM 2 and the ROM 3 (eg, "01B" when "B" is binary) (then " Go to the self programming mode (1) ". (Shown as (2) in FIGS. 7 and 8) Therefore, the flash EEPROM can be rewritten by applying a high voltage level to the VPP / TEST terminal 27. FIG.
셀프 프로그래밍 모드 (1)에서, ROM (3) 과 플래시 EEPROM (2) 모두가 실행될 수 있기 때문에, 프로세스는 부트 프로그램 영역을 제외한 영역에 할당된 ROM (3) 어드레스에서 플래시 소거/기록 프로그램 (도 7 및 8에서 (3)) 을 분기할 수 있다.In the self-programming mode 1, since both the ROM 3 and the flash EEPROM 2 can be executed, the process is executed by the flash erase / write program (Fig. 7) at the ROM 3 address assigned to the area except the boot program area. And (3)) in 8 may be branched.
그후에, 프로세스는 배타적 레지스터 (12) 를 설정함으로써 ROM (3) 만을 실행할 수 있는 모드 (예를 들면, "11B") 로 전송되고 ROM (3) 으로 분기한다. (도 7 및 8에서 (4) 로 표시됨)Thereafter, the process is transferred to a mode in which only ROM 3 can be executed by setting exclusive register 12 (eg, " 11B ") and branches to ROM 3. (Indicated by (4) in FIGS. 7 and 8)
그러므로, 소거 및 기록은 ROM (3) 내에 저장된 플래시 EEPROM 소거/기록 프로그램을 실행함으로써 플래시 EEPROM (2) 에 대해 실행된다. 재기록의 완료후에, 프로세스는 셀프 프로그래밍 모드 (1) 로 다시 이동되고(도 7 및 8에서 (5)), 플래시 EEPROM (2) (도 7 및 8에서 (6) 으로 표시됨) 로 다시 분기한다.Therefore, erase and write are executed for the flash EEPROM 2 by executing a flash EEPROM erase / write program stored in the ROM 3. After completion of the rewriting, the process is moved back to the self programming mode (1) (5 in FIGS. 7 and 8) and branches back to the flash EEPROM 2 (indicated by (6) in FIGS. 7 and 8).
그후에, 모드가 사용자 프로그래밍 모드로 전달될 때, 프로세스는 일련의 프로그램 재기록을 완료하고, 정상 동작 모드로 역으로 복귀하여, 플래시 EEPROM (2) 내에 재기록된 응용 프로그램이 실행되기 시작한다. (도 7 및 8 에서 (7) 로 도시됨)Thereafter, when the mode is transferred to the user programming mode, the process completes a series of program rewrites, and returns to the normal operation mode, so that the application program rewritten in the flash EEPROM 2 starts to run. (Shown as (7) in FIGS. 7 and 8)
설명된 바와 같이, 본 발명의 실시예에 따른 마이크로컴퓨터는 셀프 프로그래밍 모드 (1)를 설정할 수 있기 때문에, 사용자가 프로그램을 소거하거나 기록하기를 원할 때, 프로그램가능한 RAM을 포함하거나 외부 메모리를 제공하지 않고 플래시 EEPROM 에 재기록할 수 있으며, 프로그램을 비울 필요가 없으므로, 소거/기록 시간은 짧아질 수 있다.As described, the microcomputer according to the embodiment of the present invention can set the self programming mode (1), so that when the user wants to erase or write a program, he does not include a programmable RAM or provide an external memory. The data can be rewritten to a flash EEPROM without the need to empty the program, and the erase / write time can be shortened.
상기에 설명된 바와 같이,본 발명의 플래시 EEPROM을 내부에 포함한 마이크로컴퓨터는 프로그램가능한 RAM 또는 외부 메모리없이 사용자 프로그램을 저장하는 ROM 과 소거/기록 절차만으로 내장 플래시 EEPROM 만을 재기록할 수 있다는 이점을 갖는다.As described above, the microcomputer including the flash EEPROM of the present invention has the advantage that only the built-in flash EEPROM can be rewritten by ROM and an erase / write procedure for storing a user program without a programmable RAM or an external memory.
부가적으로, 본 발명에 따라서, 프로그램을 비울 필요가 없기 때문에, 소거/기록 시간이 짧아진다는 이점이 있다.In addition, according to the present invention, since there is no need to empty the program, there is an advantage that the erase / write time is shortened.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020077050A (en) * | 2001-03-30 | 2002-10-11 | 가부시키가이샤 히타치세이사쿠쇼 | Microcomputer, programming method and erasing method |
| KR100413227B1 (en) * | 1999-04-02 | 2003-12-31 | 샤프 가부시키가이샤 | Microcomputer having built-in nonvolatile memory |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000181898A (en) * | 1998-12-14 | 2000-06-30 | Nec Corp | Flash memory mounted type single chip microcomputer |
| JP2001357023A (en) * | 2000-06-14 | 2001-12-26 | Seiko Epson Corp | Semiconductor integrated circuit and method for writing into nonvolatile memory built therein |
| US6630844B1 (en) * | 2000-08-22 | 2003-10-07 | Altera Corporation | Supply voltage detection circuit |
| FR2823896B1 (en) * | 2001-04-23 | 2003-10-24 | E Bourgeois Ets | FLIGHT SIMULATOR SUITABLE FOR AN AIRCRAFT FAMILY |
| JP2003084982A (en) * | 2001-09-11 | 2003-03-20 | Konica Corp | Method and system for installing program in image processor, image processor having program rewrite function and program rewrite method for image processor |
| US7209252B2 (en) * | 2002-01-15 | 2007-04-24 | Lexmark International, Inc. | Memory module, printer assembly, and method for storing printer code |
| EP1408406B1 (en) * | 2002-10-09 | 2007-03-14 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit with reduced startup time and method of loading data |
| ITRM20030354A1 (en) * | 2003-07-17 | 2005-01-18 | Micron Technology Inc | CONTROL UNIT FOR MEMORY DEVICE. |
| US7640370B1 (en) | 2003-11-25 | 2009-12-29 | Marvell International Ltd. | Method and apparatus for controlling data transfer between EEPROM and a physical layer device |
| KR100597787B1 (en) | 2005-03-21 | 2006-07-06 | 삼성전자주식회사 | Multi chip package device |
| JP2010102743A (en) * | 2010-02-09 | 2010-05-06 | Renesas Technology Corp | Microcomputer |
| CN107949295A (en) * | 2015-09-23 | 2018-04-20 | 利拉伐控股有限公司 | The rotatable brush of animal |
| CN106201962B (en) * | 2016-07-08 | 2019-02-01 | 深圳市博巨兴实业发展有限公司 | A kind of high pressure burning I/O circuit can be used as GPIO |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0464433A3 (en) * | 1990-06-29 | 1994-05-18 | Nat Semiconductor Corp | Microcontroller device having remotely programmable eprom & method of programming |
| JPH0469742A (en) * | 1990-07-10 | 1992-03-04 | Sanyo Electric Co Ltd | Electronic equipment |
| US5276839A (en) * | 1991-03-07 | 1994-01-04 | United States Of America As Represented By The Secretary Of The Air Force | System for programming EEPROM with data loaded in ROM by sending switch signal to isolate EEPROM from host system |
| JPH05266219A (en) * | 1992-03-17 | 1993-10-15 | Hitachi Ltd | Microcomputer |
| FR2711831B1 (en) * | 1993-10-26 | 1997-09-26 | Intel Corp | Method and circuit for storing and prioritizing erasure orders in a memory device. |
| US5907700A (en) * | 1994-10-24 | 1999-05-25 | Intel Corporation | Controlling flash memory program and erase pulses |
| US5606710A (en) * | 1994-12-20 | 1997-02-25 | National Semiconductor Corporation | Multiple chip package processor having feed through paths on one die |
| US5950222A (en) * | 1996-03-14 | 1999-09-07 | Sanyo Electric Co., Ltd. | Microcomputer using a non-volatile memory |
| JP3615299B2 (en) * | 1996-03-29 | 2005-02-02 | 三洋電機株式会社 | Rewriteable ROM storage method and storage device |
| US5890191A (en) * | 1996-05-10 | 1999-03-30 | Motorola, Inc. | Method and apparatus for providing erasing and programming protection for electrically erasable programmable read only memory |
| US5937423A (en) * | 1996-12-26 | 1999-08-10 | Intel Corporation | Register interface for flash EEPROM memory arrays |
| US5953737A (en) * | 1997-03-31 | 1999-09-14 | Lexar Media, Inc. | Method and apparatus for performing erase operations transparent to a solid state storage system |
-
1997
- 1997-02-05 JP JP3717297A patent/JP3173407B2/en not_active Expired - Fee Related
-
1998
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- 1998-01-28 DE DE69831985T patent/DE69831985T2/en not_active Expired - Fee Related
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- 1998-02-04 KR KR1019980003100A patent/KR100286915B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413227B1 (en) * | 1999-04-02 | 2003-12-31 | 샤프 가부시키가이샤 | Microcomputer having built-in nonvolatile memory |
| KR20020077050A (en) * | 2001-03-30 | 2002-10-11 | 가부시키가이샤 히타치세이사쿠쇼 | Microcomputer, programming method and erasing method |
Also Published As
| Publication number | Publication date |
|---|---|
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