KR100282977B1 - Speed-adaptive digital subscriber line remote terminal interface - Google Patents
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Abstract
본 발명의 목적은, RADSL_RT와 PC를 USB 방식으로 연결하는 데에 있어서, 별도의 랜카드나 소프트웨어 및 하드웨어 설정이 필요 없이 데이터 전송이 가능하도록 한 RADSL_RT 인터페이스를 제공하는 데에 있다.An object of the present invention is to provide a RADSL_RT interface that enables data transmission without the need for a separate LAN card, software, and hardware configuration in connecting the RADSL_RT and a PC in a USB manner.
본 발명의 구성은, RADSL_RT의 전반적인 신호제어 및 처리를 수행하는 FPGA(30); PC와 USB 방식으로 접속하는 USB접속부(50); 위상동기루프 클럭신호를 발생하여, 그 클럭신호에 따라 상기 USB접속부를 통하여 입력되는 PC로부터의 데이터를 출력하는 디지털 위상동기루프(41); 상기 디지털 위상동기루프(41)로부터 출력되는 클럭에 따라 동작하여 출력되는 PC로부터의 병렬 데이터를 직렬데이터로 변환하여 RADSL_RT의 FPGA 쪽으로 출력하고, RADSL_RT의 FPGA 쪽에서 입력되는 직렬 데이터를 병렬로 변환하여 상기 USB접속부를 통하여 PC로 출력하는 직병렬 변환부(42); 상기 직병렬 변환부(42)로부터 입출력되는 데이터와 상기 RADSL_RT 쪽으로부터 입출력되는 데이터의 프로토콜을 정합시키는 USB 브릿지(44); 상기 USB 브릿지(44)의 어드레스 포인터 레지스터를 유지하도록 제어하는 엔드포인트 정보부(43); 상기 USB 브릿지(44)와 FPGA(30)의 데이터 인터페이싱을 하는 응용 인터페이스(45)를 포함하여 이루어진다.The configuration of the present invention, the FPGA 30 for performing the overall signal control and processing of the RADSL_RT; A USB connection unit 50 for connecting with a PC in a USB manner; A digital phase locked loop (41) for generating a phase locked loop clock signal and outputting data from a PC input through the USB connection portion in accordance with the clock signal; Operate according to the clock output from the digital phase-locked loop 41 to convert parallel data from the output PC into serial data and output the serial data to the FPGA of the RADSL_RT, and convert the serial data input from the FPGA side of the RADSL_RT into parallel to convert the serial data. A serial / parallel converter 42 for outputting to a PC via a USB connection unit; A USB bridge 44 for matching protocols of data input / output from the serial / parallel converter 42 and data input / output from the RADSL_RT side; An endpoint information section (43) for controlling to hold an address pointer register of the USB bridge (44); And an application interface 45 for data interfacing between the USB bridge 44 and the FPGA 30.
Description
본 발명은 속도적응 디지털 가입자회선 원격단말(RADSL; Rate Adaptive Digital Subscriber Line Remote Terminal, 이하 'RADSL_RT'로 표기) 인터페이스(Interface)에 관한 것으로서, 더 상세하게 말하자면, RADSL_RT와 개인용 컴퓨터(PC; Personal Computer, 이하 PC로 표기)를 유에스비(USB; Universal Serial BUS, 이하 USB로 표기) 방식으로 연결하는 데에 있어서, 별도의 랜카드(LAN card; Local Area Network Card)가 필요 없이 데이터 전송이 가능하도록 한 RADSL_RT 인터페이스에 관한 것이다.The present invention relates to a Rate Adaptive Digital Subscriber Line Remote Terminal (RADSL) interface (RADSL_RT) interface, and more particularly, to a RADSL_RT and a personal computer (PC). RADSL_RT enables data transmission without the need for a separate LAN card in connecting to the USB (Universal Serial Bus, USB). It's about the interface.
초고속 정보 통신 기반 구축 종합 추진 계획에 따라, 초고속 가입자망 기술의 발전과 인터넷(internet) 수요확산 동향 등을 반영하여, 광케이블뿐만 아니라, 값이 싼 기존의 동선 가입자선로의 고속화 및 디지털화 기술, 무선 가입자망 기술 등을 활용한 다양한 방식으로 구축이 진행되고 있는 추세이다.In accordance with the comprehensive implementation plan of the high-speed information and communication base, reflecting the development of the high-speed subscriber network technology and the growing demand of the Internet, the high-speed and digitization technology of the existing low-cost copper cable subscriber line as well as optical cable, wireless subscription Construction is progressing in a variety of ways using self-networking technology.
그 중에서 기존 동선 가입자선로의 고속화 및 디지털화 기술인 디지털 가입자회선 기술 중 상용화를 위해 가장 활발하게 이용되고 있는 것이 DSL이며, 상기 DSL을 이용한 고속 가입자망 기술은 기존 전화선로를 그대로 이용하므로 일반대상의 인터넷 접속뿐만 아니라, 기업용 부가가치 서비스에도 활용가치가 높을 것으로 예상된다.Among them, DSL is the most actively used for commercialization among the digital subscriber line technology, which is the high speed and digitization technology of the existing copper wire line, and the high-speed subscriber network technology using the DSL uses the existing telephone line as it is, so it is connected to the general Internet. In addition, utilization value is expected to be high for enterprise value-added services.
인터넷 접속을 비롯한 이용자의 고속 통신 주요 증가에 대처하기 위해서는 상기 DSL의 개발이 필수적이며, 이러한 DSL 시스템은 표준화 작업이 마무리되어 가고 있는 실정이다.The development of the DSL is essential to cope with the major increase in user's high-speed communication, including Internet access, and the standardization work of these DSL systems is being completed.
DSL은 가입자선로 고도화를 위한 기술로, DSL의 가장 큰 장점은 일반 전화선, 즉 동선을 사용하면서도 Mbps급 데이터 전송속도를 제공한다는 점이며, 집집마다 광케이블을 설치하지 않고도 비동기전송방식(ATM; Asynchronous Transfer Mode)망에 버금가는 네트웍(network)을 구축할 수 있는 점이다..DSL is a technology for upgrading subscriber lines. The biggest advantage of DSL is that it provides Mbps data rate while using ordinary telephone line, that is, copper line. It is possible to build a network comparable to the Transfer Mode network.
각 기업은 DSL 기업용 모뎀을 통해 외부 데이터 통신망과 내부의 근거리 통신망(LAN)을 접속시킬 수 있으며, 개인의 경우 DSL모뎀을 PC에 설치하면 된다.Each company can connect an external local area network (LAN) with an external local area network (LAN) through a DSL enterprise modem. For individuals, a DSL modem can be installed on a PC.
상기 DSL의 알려진 기술은 데이터 전송속도에 따라 대칭 DSL(SDSL; Symmetric DSL), 비대칭 DSL(ADSL; Asymmetric DSL), 속도적응 DSL(RADSL; Rate Adaptive DSL), 고속 DSL(HDSL; High-speed DSL), 초고속 DSL(VDSL; Very high-speed DSL) 등으로 분류할 수 있다.Known techniques of the DSL include symmetric DSL (SDSL; Asymmetric DSL), rate adaptive DSL (RADSL), and high-speed DSL (HDSL) depending on the data rate. And very high-speed DSL (VDSL).
상기와 같은 DSL 종류중에 상기 RADSL은 전송선로의 특성에 따라 전송속도가 적절하게 조절되는 것으로, 전송 속도를 조정하는 기능은 모뎀 카드를 통하여 구현하고, 현재 설치되어 있는 동선 전화선로에 적용하기 유리하므로 최근에 가장 효율적인 전송방법으로 각광받고 있다.Among the DSL types described above, the RADSL adjusts the transmission speed appropriately according to the characteristics of the transmission line, and the function of adjusting the transmission rate is implemented through a modem card, and is advantageously applied to the currently installed copper telephone line. Recently, it has been spotlighted as the most efficient transmission method.
그런데, 상기 RADSL을 PC에 적용하려는 경우, RADSL_RT 인터페이스를 이용하여야 한다.However, when the RADSL is to be applied to a PC, the RADSL_RT interface should be used.
이하, 첨부된 도면을 참조하여, 종래 기술의 RADSL_RT 인터페이스를 설명하기로 한다.Hereinafter, the RADSL_RT interface of the prior art will be described with reference to the accompanying drawings.
도 1에 도시되어 있듯이, 종래 기술의 RADSL_RT 인터페이스는 칩브릿지(16)를 이용하여 PC(20)와의 인터페이스 기능을 수행한다.As shown in FIG. 1, the prior art RADSL_RT interface performs an interface function with the PC 20 using the chip bridge 16.
즉, 상기 칩브릿지(16)는 내부의 랜 테이블(LAN table)에 10,000여개의 어드레스를 저장할 수 있고, 자동적으로 업데이트(update)도 할 수 있으며, 맥(MAC; Medium Access Control) 레벨에서 브릿지의 기능을 수행하고, 티씨피/아이피(TCP/IP), 데크넷(DECnet), 아이피엑스(IPX)와 같은 상위 레벨 프로토콜(protocol)에 데이터 전송을 한다.In other words, the chip bridge 16 may store about 10,000 addresses in an internal LAN table, and may automatically update the MAC bridge 16 at the MAC (Medium Access Control) level. It performs functions and transmits data to higher level protocols such as TCP / IP, DECnet, and IPX.
상기 칩브릿지(16)의 데이터 송수신 제어는 프로그래머블 게이트 어레이(FPGA; Field Programmable Gate Array, 15, 이하 FPGA로 표기)를 이용하는데, 상기 FPGA(15)에서 송신클럭신호(WTXC)를 제어함으로써 송신데이터신호(WTXD)를 송신하고, 수신클럭신호(WRXC)를 제어함으로써 수신데이터신호(WRXD)를 수신한다.The data transmission / reception control of the chip bridge 16 uses a programmable gate array (FPGA) (hereinafter referred to as FPGA), and transmits data by controlling the transmission clock signal WTXC in the FPGA 15. The signal WTXD is transmitted and the reception data signal WRXD is received by controlling the reception clock signal WRXC.
즉, 상기 칩브릿지(16)의 실제적인 제어는 상기 FPGA(15)에 설계된 논리 회로에 따라 이루어진다.That is, the actual control of the chip bridge 16 is made according to the logic circuit designed in the FPGA 15.
그리고, 상기 칩브릿지(16)는 상기 동작을 수행하는 데에 있어서, 수정발진기(16a)와, 다이나믹램(DRAM; Dynamic Random Access Memory, 19) 등이 필요하며, PC(20)로부터 입력되는 신호를 내부에서 처리할 수 있는 신호 레벨로 변환시키는 변환기(18)로 필요로 한다.In order to perform the operation, the chip bridge 16 requires a crystal oscillator 16a, a dynamic random access memory (DRAM) 19, and the like, and a signal input from the PC 20. Is required by the converter 18 to convert the signal into a signal level that can be processed internally.
또, 상기 FPGA(15)로부터 출력되는 신호를 전송선로로 전송하기 위하여, 전송신호로 변환하는 모뎀(11)과, 아날로그 신호와 디지털 신호의 변환을 수행하는 아날로그 전단단말(AFE; Analog Front End, 12) 및 전송선로에서 사용하는 신호 레벨로 변환하여 출력하는 변환기(13)와 접속용 커넥터(connecter, 14)를 필요로 한다.In addition, a modem 11 for converting a signal output from the FPGA 15 to a transmission line, and an analog front end terminal for converting an analog signal and a digital signal (AFE; 12) and a converter 13 and a connector 14 for converting and outputting the signal level used in the transmission line are required.
즉, 상기에서 살펴본 바와 같이, 종래 기술의 RADSL_RT는 PC(20)와의 인터페이스를 위하여 칩브릿지(16)를 사용하는데, 상기 칩브릿지(16)는 단독으로 사용하지 못하고 여러 가지 소자들을 필요로 한다.That is, as described above, the conventional RADSL_RT uses the chip bridge 16 to interface with the PC 20. The chip bridge 16 does not use alone and requires various elements.
그리고, 상기와 같은 종래 기술의 RADSL_RT는 PC(20)와의 인터페이스를 하는 포트(port)가 'RJ-45' 접속방식인 반면, 현재 보급되고 있는 PC의 주변기기의 접속방식이 USB 방식이 표준화됨에 따라, 상기 종래 기술의 RADSL_RT를 PC와 연결하기 위해서는 별도의 소프트웨어(software)나 하드웨어(hardware) 설정이 필요하게 되며, 경우에 따라서는 별도의 랜카드를 구입하여야 하는 문제점이 있다.In addition, the RADSL_RT of the prior art as described above has a 'RJ-45' connection method for interfacing with the PC 20, whereas the USB connection method for peripheral devices of the PCs currently being used is standardized. In order to connect the conventional RADSL_RT with a PC, a separate software or hardware configuration is required, and in some cases, a separate LAN card is required.
따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, RADSL_RT와 PC를 USB 방식으로 연결하는 데에 있어서, 별도의 랜카드나 소프트웨어 및 하드웨어 설정이 필요 없이 데이터 전송이 가능하도록 한 RADSL_RT 인터페이스를 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above, in connecting the RADSL_RT and the PC by a USB method, it is possible to transmit data without the need for a separate LAN card, software, and hardware configuration. It is to provide the RADSL_RT interface.
도 1은 종래 기술에 의한 속도적응 디지털 가입자회선 원격단말 인터페이스를 적용한 블럭도,1 is a block diagram applying a speed-adaptive digital subscriber line remote terminal interface according to the prior art;
도 2는 본 발명의 실시예에 따른 속도적응 디지털 가입자회선 원격단말 인터페이스를 적용한 블럭도이다.2 is a block diagram of a speed adaptable digital subscriber line remote terminal interface according to an embodiment of the present invention.
상기 목적을 달성하기 위한 본 발명의 구성은 다음과 같이 이루어진다.The configuration of the present invention for achieving the above object is made as follows.
RADSL_RT의 전반적인 신호제어 및 처리를 수행하는 FPGA와;An FPGA that performs overall signal control and processing of the RADSL_RT;
PC와 USB 방식으로 접속하는 USB접속부 사이의 신호를 정합하는 RADSL_RT의 FPGA와 PC의 USB 방식 인터페이스에 있어서,In the USB interface of the PC and the RADSL_RT FPGA that matches the signal between the PC and the USB connection to the USB method,
위상동기루프 클럭신호를 발생하여, 그 클럭신호에 따라 상기 USB접속부를 통하여 입력되는 PC로부터의 데이터를 출력하는 디지털 위상동기루프;A digital phase locked loop for generating a phase locked loop clock signal and outputting data from a PC input through the USB connection portion in accordance with the clock signal;
상기 디지털 위상동기루프로부터 출력되는 클럭에 따라 동작하여 출력되는 PC로부터의 병렬 데이터를 직렬데이터로 변환하여 RADSL_RT의 FPGA 쪽으로 출력하고, RADSL_RT의 FPGA 쪽에서 입력되는 직렬 데이터를 병렬로 변환하여 상기 USB접속부를 통하여 PC로 출력하는 직병렬 변환수단;Operating according to the clock output from the digital phase-locked loop, the parallel data from the output PC is converted into serial data and output to the FPGA of the RADSL_RT, and the serial data input from the FPGA side of the RADSL_RT is converted into parallel to the USB connection unit. Serial-to-parallel conversion means for outputting to a PC through;
상기 직병렬 변환수단으로부터 입출력되는 데이터와 상기 RADSL_RT 쪽으로부터 입출력되는 데이터의 프로토콜을 정합시키는 프로토콜 정합수단;Protocol matching means for matching protocols of data input / output from the serial-to-parallel conversion means and data input / output from the RADSL_RT side;
상기 프로토콜 정합수단의 어드레스 포인터에 대항 정보를 유지하는 엔드포인트 정보수단을 포함하여 이루어진 것을 특징으로 한다.And endpoint information means for holding information against the address pointer of the protocol matching means.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 2에 도시되어 있듯이, 본 발명의 실시예에 의한 속도적응 디지털 가입자회선 원격단말 인터페이스의 구성은 다음과 같이 이루어진다.As shown in Figure 2, the configuration of the speed adaptation digital subscriber line remote terminal interface according to an embodiment of the present invention is as follows.
RADSL_RT의 전반적인 신호제어 및 처리를 수행하는 FPGA(30);An FPGA 30 that performs overall signal control and processing of the RADSL_RT;
PC와 USB 방식으로 접속하는 USB접속부(50);A USB connection unit 50 for connecting with a PC in a USB manner;
위상동기루프 클럭신호를 발생하여, 그 클럭신호에 따라 상기 USB접속부를 통하여 입력되는 PC로부터의 데이터를 출력하는 디지털 위상동기루프(Digital Phase-Locked Loop, 41);A digital phase-locked loop (41) for generating a phase-locked loop clock signal and outputting data from a PC input through the USB connection portion in accordance with the clock signal;
상기 디지털 위상동기루프(41)로부터 출력되는 클럭에 따라 동작하여 출력되는 PC로부터의 병렬 데이터를 직렬데이터로 변환하여 RADSL_RT의 FPGA 쪽으로 출력하고, RADSL_RT의 FPGA 쪽에서 입력되는 직렬 데이터를 병렬로 변환하여 상기 USB접속부를 통하여 PC로 출력하는 직병렬 변환부(42);Operate according to the clock output from the digital phase-locked loop 41 to convert parallel data from the output PC into serial data and output the serial data to the FPGA of the RADSL_RT, and convert the serial data input from the FPGA side of the RADSL_RT into parallel to convert the serial data. A serial / parallel converter 42 for outputting to a PC via a USB connection unit;
상기 직병렬 변환부(42)로부터 입출력되는 데이터와 상기 RADSL_RT 쪽으로부터 입출력되는 데이터의 프로토콜을 정합시키는 USB 브릿지(44);A USB bridge 44 for matching protocols of data input / output from the serial / parallel converter 42 and data input / output from the RADSL_RT side;
상기 프로토콜 정합수단의 어드레스 포인터에 대항 정보를 유지하는 엔드포인트(endpoint) 정보부(43);An endpoint information section 43 for holding information against an address pointer of said protocol matching means;
상기 USB 브릿지(44)와 FPGA(30)의 데이터 인터페이싱을 하는 응용 인터페이스(45)를 포함하여 이루어진다.And an application interface 45 for data interfacing between the USB bridge 44 and the FPGA 30.
상기 USB 브릿지(44)의 구성은,The configuration of the USB bridge 44,
상기 직병렬 변환부(42)로부터 입출력되는 데이터와 상기 RADSL_RT 쪽으로부터 입출력되는 데이터의 프로토콜을 정합시키는 프로토콜부(44A);A protocol unit 44A for matching protocols of data input / output from the serial-to-parallel conversion unit 42 with data input / output from the RADSL_RT side;
상기 프로토콜부(44A)와 엔드포인트 정보부(43)와의 전송을 제어하는 엔드포인트 제어부(44B)를 포함하여 이루어진다.And an endpoint controller 44B for controlling the transmission of the protocol section 44A and the endpoint information section 43.
상기와 같이 이루어진 본 발명의 실시예의 동작은 다음과 같다.Operation of the embodiment of the present invention made as described above is as follows.
FPGA(30)는 RADSL_RT의 전반적인 신호제어 및 처리를 수행하고, USB접속부(50)는 PC와 USB 방식으로 접속하는 역할을 하며, RADSL_RT 인터페이스(40)는 상기 FPGA(30)와 USB접속부(50)의 데이터 인터페이싱을 함으로써, RADSL_RT와 PC와의 인터페이싱을 수행한다.The FPGA 30 performs overall signal control and processing of the RADSL_RT, and the USB connection unit 50 serves to connect a PC to the PC. The RADSL_RT interface 40 is connected to the FPGA 30 and the USB connection unit 50. By interfacing the data, RADSL_RT and the PC interface.
RADSL_RT 인터페이스(40)의 디지털 위상동기루프(41)는 위상동기루프 클럭신호를 발생하여, 그 클럭신호에 따라 상기 USB접속부를 통하여 입력되는 PC로부터의 데이터를 출력한다.The digital phase locked loop 41 of the RADSL_RT interface 40 generates a phase locked loop clock signal and outputs data from a PC input through the USB connection according to the clock signal.
그리고, 직병렬 변환부(42)는 상기 디지털 위상동기루프(41)로부터 출력되는 클럭에 따라 동작하여 출력되는 PC로부터의 병렬 데이터를 직렬데이터로 변환하여 RADSL_RT의 FPGA 쪽으로 출력하고, RADSL_RT의 FPGA 쪽에서 입력되는 직렬 데이터를 병렬로 변환하여 상기 USB접속부를 통하여 PC로 출력한다.The serial / parallel conversion unit 42 operates in accordance with the clock output from the digital phase-locked loop 41 to convert the parallel data from the output PC into serial data and output the serial data to the FPGA of the RADSL_RT. The serial data input is converted in parallel and output to the PC through the USB connection.
USB 브릿지(44)는 상기 직병렬 변환부(42)로부터 입출력되는 데이터와 상기 RADSL_RT 쪽으로부터 입출력되는 데이터의 프로토콜을 정합시키는데, 프로토콜부(44A)는 상기 직병렬 변환부(42)로부터 입출력되는 데이터와 상기 RADSL_RT 쪽으로부터 입출력되는 데이터의 프로토콜을 정합시키고, 엔드포인트 제어부(44B)는 상기 프로토콜부(44A)와 엔드포인트 정보부(43)와의 전송을 제어한다.The USB bridge 44 matches protocols of data input / output from the serial-to-parallel converter 42 and data input / output from the RADSL_RT side, and protocol unit 44A inputs / outputs from the serial-to-parallel converter 42. And the protocol of data input / output from the RADSL_RT side, and the endpoint controller 44B controls the transfer between the protocol section 44A and the endpoint information section 43.
엔드포인트 정보부(43)는 상기 프로토콜 정합수단의 어드레스 포인터에 대항 정보를 유지하고 있다가 상기 엔드포인트 제어부(44B)의 제어에 따라 출력한다.The endpoint information section 43 holds information against the address pointer of the protocol matching means and outputs the information according to the control of the endpoint control section 44B.
응용 인터페이스(45)는 상기 USB 브릿지(44)와 FPGA(30)의 데이터 인터페이싱을 한다.The application interface 45 interfaces data between the USB bridge 44 and the FPGA 30.
상기와 같이 동작함으로써, RADSL_RT와 PC의 데이터를 최근 표준화되어 가고 있는 USB 방식으로 인터페이싱하는 데에 있어서, 별도의 랜카드나 소프트웨어 설정 없이 손쉽게 연결할 수 있다.By operating as described above, in order to interface the data of the RADSL_RT and the PC with the recently standardized USB method, it is possible to easily connect without additional LAN card or software setting.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변환 및 변경이 가능한 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common knowledge in the art that various substitutions, conversions, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have
따라서, 상기와 같이 동작하는 본 발명은, RADSL_RT와 PC를 USB 방식으로 연결하는 데에 있어서, 별도의 랜카드나 소프트웨어 및 하드웨어 설정이 필요 없이 데이터 전송이 가능하도록 하는 효과가 있다.Therefore, the present invention operating as described above has an effect of enabling data transmission without the need for a separate LAN card, software, and hardware setting in connecting the RADSL_RT and the PC by a USB method.
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|---|---|
| KR (1) | KR100282977B1 (en) |
-
1998
- 1998-12-28 KR KR1019980059265A patent/KR100282977B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000042967A (en) | 2000-07-15 |
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