KR100282440B1 - 잡음 억제 회로 - Google Patents
잡음 억제 회로 Download PDFInfo
- Publication number
- KR100282440B1 KR100282440B1 KR1019980051984A KR19980051984A KR100282440B1 KR 100282440 B1 KR100282440 B1 KR 100282440B1 KR 1019980051984 A KR1019980051984 A KR 1019980051984A KR 19980051984 A KR19980051984 A KR 19980051984A KR 100282440 B1 KR100282440 B1 KR 100282440B1
- Authority
- KR
- South Korea
- Prior art keywords
- output signal
- signal
- output
- outputting
- driver
- Prior art date
Links
- 230000001629 suppression Effects 0.000 title claims abstract description 22
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010791 quenching Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 101100321817 Human parvovirus B19 (strain HV) 7.5K gene Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/075—Ladder networks, e.g. electric wave filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
Landscapes
- Dc Digital Transmission (AREA)
- Noise Elimination (AREA)
Abstract
본 발명은 입력 데이터의 스퀼치 레벨을 조정함으로서 데이터 구간에서 레벨이 작은 신호도 디텍트할 수 있도록하여 잘못된 데이터가 입력되지 않도록 한 잡음 억제 회로에 관한 것으로서, 제 1, 제 2 입력신호를 받아 서로 다른 제 1, 제 2, 제 3 출력신호를 각각 출력하는 제 1, 제 2 저항 드라이버부와, 상기 제 1 저항 드라이버부의 제 2, 제 3 출력신호를 각각 입력으로하여 외부신호에 의해 제 4 출력신호를 출력하는 제 1 선택부와, 상기 제 2 저항 드라이버부의 제 2, 제 3 출력신호를 각각 입력으로하여 외부신호에 의해 제 5 출력신호를 출력하는 제 2 선택부와, 상기 제 2 선택부의 제 5 출력신호와 제 1 저항 드라이버부의 제 1 출력신호를 각각 입력으로 받아 비교하여 제 6 출력신호를 출력하는 제 1 비교부와, 상기 제 1 선택부의 제 4 출력신호와 제 2 저항 드라이버부의 제 1 출력신호를 각각 입력으로 받아 비교하여 제 7 출력신호를 출력하는 제 2 비교부와, 상기 제 1, 제 2 비교부의 제 6, 제 7 출력신호를 받아 최종 출력신호를 각각 출력하는 제 1, 제 2 버퍼부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 잡음 억제 회로(Squelch Circuit)에 관한 것으로, 특히 입력 데이터의 스퀼치 레벨을 조정함으로서 데이터 구간에서 레벨이 작은 신호도 디텍트(Detect)할 수 있도록 하는데 적당한 잡음 억제 회로에 관한 것이다.
일반적으로 잡음 억제 회로는 주파수 변조 수신기에서 입력이 없을 때 생기는 커다란 잡음을 소거하기 위하여 사용되는 회로로서, 주파수 판별기의 출력의 잡음 성분 중 높은 주파수 부분을 증폭한 다음 이것을 검파하여 게이트 회로를 개폐함으로써 음성 증폭부를 단절하는 것이 많다.
이하, 첨부된 도면을 참고하여 종래의 잡음 억제 회로를 설명하면 다음과 같다.
도 1은 종래의 잡음 억제 회로를 나타낸 회로도이다.
도 1에서와 같이, 트랜스포머(Transformer)(10)를 거친 차동 입력 신호(RX+,RX-)를 전원단(VDD)과 접지단(Vss) 사이에 직렬로 연결된 저항(R, R1,R2)에 의해 다른 DC값인 VRX+,VRX-및 VRX+sq,VRX-sq을 각각 출력하는 제 1, 제 2 저항 드라이버부(11)(12)와, 상기 제 1, 제 2 저항 드라이버부(11)(12)의 출력신호(VRX+와 VRX-sq)를 비교하여 VRX+0을 출력하는 제 1 비교부(13) 및 VRX-와 VRX+sq를 비교하여 VRX-0을 출력하는 제 2 비교부(14)와, 그리고 상기 제 1, 제 2 비교부(13)(14)의 출력신호(VRX+0,VRX-0)를 입력으로하여 최종 출력신호(RXO+,RXO-)를 각각 출력하는 제 1, 제 2 버퍼부(15)(16)로 구성된다.
한편, 상기 제 1, 제 2 저항 드라이버부(11)(12)를 구성하는 저항(R, R1,R2)들은 R = R1+ R2이고, R1≪ R2이다.
상기와 같이 구성된 종래의 잡음 억제 회로의 동작을 설명하면 다음과 같다.
도 2 및 도 3a와 도 3b는 종래의 잡음 억제 회로의 동작을 나타낸 타이밍도이다.
즉, 도 1에서 R = 7.5K, R = 1K, R = 6.5K일 때 시간(Time)에 따른 전압(Voltages)의 변화를 나타낸 프로파일이다.
먼저, 도 2에서와 같이, 트랜스포머를 거친 리시브 데이터(Receive Data) RX+, RX-는 제 1, 제 2 저항 드라이버부(11)(12)에 의해 의 DC 값을 갖는 VRX+,VRX-와 의 DC를 갖는 VRX+sq,VRX-sq을 출력한다.
이어, 도 3a에서와 같이, 상기 제 1, 제 2 저항 드라이버부(11)(12)의 출력신호중 VRX+,VRX-sq는 제 1 비교부(13)에 의해 VRX+s가 VRX-sq보다 크면 RXO+는 "Low"로, VRX+가 VRX-sq보다 작으면 "High"를 출력한다.
한편, 도 3b에서와 같이, 상기 제 2 비교부(14)도 VRX-,VRX+sq을 통해 제 1 비교부(13)와 같은 동작을 한다.
또한, VRX+와 VRX-가 항상 VRX+sq,VRX-sq보다 전압이 큰 경우도 발생하게 되는데, 이 경우 최종 출력신호 RXO+, RXO-는 항상 "Low"의 값을 갖는다(아이들 상태).
상기 조건은 입력이 없는 경우나 VRX+와 VRX-의 차동 전압 레벨이 VRX+,VRX-의 DC와 VRX+sq,VRX-sq의 DC 차이보다 작은 전압 레벨을 가지는 경우에 발생한다.
즉, VRX+, VRX-의 차동 레벨이 상기 DC의 차이(스퀼치 레벨)보다 크면 데이터로 간주하여 데이터를 전달하고 차동 전압이 스퀼치 레벨보다 작으면 노이즈(Noise)로 간주하여 최종 출력신호를 "Low"로 유지하게 된다.
그러나 상기와 같은 종래의 잡음 억제 회로에 있어서 다음과 같은 문제점이 있었다.
즉, 데이터 구간에서 입력 차동 전압 레벨이 스퀼치 레벨 보다 작은 경우 입력을 노이즈로 간주하여 출력을 아이들 상태("Low"=0)로 만들기 때문에 리시브 인에이블 신호(Receive Enable Signal)는 디져블(Disable)되어 다음에 오는 스퀼치 레벨을 넘는 입력은 실제적으로 패킷(Packet)의 데이터인데 스타트 패킷으로 인식하여 다음 패킷이 시작될 때까지는 잘못된 데이터를 받게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 입력 데이터의 스퀼치 레벨을 조정함으로서 데이터 구간에서 레벨이 작은 신호도 디텍트할 수 있도록하여 잘못된 데이터가 입력되지 않도록 한 잡음 억제 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 잡음 억제 회로를 나타낸 회로도
도 2 및 도 3a와 도 3b는 종래의 잡음 억제 회로의 동작을 나타낸 타이밍도
도 4는 본 발명에 의한 잡음 억제 회로를 나타낸 회로도
도 5 내지 도 6은 본 발명에 의한 잡음 억제 회로의 동작을 나타낸 동작타이밍도
도 7은 도 4의 선택부에 대한 출력 타이밍도
도면의 주요부분에 대한 부호의 설명
20 : 트랜스포머 21 : 제 1 저항 드라이버부
22 : 제 2 저항 드라이버부 23 : 제 1 선택부
24 : 제 2 선택부 25 : 제 1 비교부
26 : 제 2 비교부 27 : 제 1 버퍼부
28 : 제 2 버퍼부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 잡음 억제 회로는 제 1, 제 2 입력신호를 받아 서로 다른 제 1, 제 2, 제 3 출력신호를 각각 출력하는 제 1, 제 2 저항 드라이버부와, 상기 제 1 저항 드라이버부의 제 2, 제 3 출력신호를 각각 입력으로하여 외부신호에 의해 제 4 출력신호를 출력하는 제 1 선택부와, 상기 제 2 저항 드라이버부의 제 2, 제 3 출력신호를 각각 입력으로하여 외부신호에 의해 제 5 출력신호를 출력하는 제 2 선택부와, 상기 제 2 선택부의 제 5 출력신호와 제 1 저항 드라이버부의 제 1 출력신호를 각각 입력으로 받아 비교하여 제 6 출력신호를 출력하는 제 1 비교부와, 상기 제 1 선택부의 제 4 출력신호와 제 2 저항 드라이버부의 제 1 출력신호를 각각 입력으로 받아 비교하여 제 7 출력신호를 출력하는 제 2 비교부와, 상기 제 1, 제 2 비교부의 제 6, 제 7 출력신호를 받아 최종 출력신호를 각각 출력하는 제 1, 제 2 버퍼부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 잡음 억제 회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 잡음 억제 회로를 나타낸 회로도이다.
도 4에 도시된 바와 같이, 트랜스포머(20)를 거친 차동 입력 신호 RX+, RX-를 전원단(VDD)과 접지단(Vss) 사이에 직렬로 연결된 저항(R,R4,R5,R6)에 의해 각각 다른 DC값인 VRX+,VRX-와 V'RX+,V'RX-및 V"RX+,V"RX-를 출력하는 제 1, 제 2 저항 드라이버부(21)(22)와, 상기 제 1 저항 드라이버부(21)의 V'RX+와 V"RX+를 각각 입력으로하여 외부신호(en signal)에 의해 VRX+sq를 출력하는 제 1 선택부(23)와, 상기 제 2 저항 드라이버부(22)의 V'RX-와 V"RX-를 각각 입력으로하여 외부신호에 의해 VRX-sq를 출력하는 제 2 선택부(24)와, 상기 제 2 선택부(24)의 출력신호와 제 1 저항 드라이버부(21)의 출력신호 VRX+를 각각 입력으로 받아 비교하여 출력하는 제 1 비교부(25)와, 상기 제 1 선택부(23)의 출력신호와 제 2 저항 드라이버부(22)의 출력신호를 각각 입력으로 받아 비교하여 출력하는 제 2 비교부(26)와, 상기 제 1, 제 2 비교부(25)(26)의 출력신호를 받아 최종 출력신호(RXO+,RXO-)를 각각 출력하는 제 1, 제 2 버퍼부(27)(28)로 구성된다.
여기서 상기 제 1, 제 2 선택부(23)(24)는 각각 2개의 트랜스미션 게이트가 직렬로 연결되어 구성되는데, 상기 2개의 트랜스미션 게이트가 직렬로 연결된 사이의 게이트에 공통으로 외부신호가 인가되고, 다른 게이트에는 외부신호가 인버터(29)에 의해 반전된 신호가 각각 인가된다.
한편, 상기 제 1, 제 2 저항 드라이버부(21)(22)를 구성하는 저항 R6≫ R4, R6≫ R5이고, R4+ R5= R1(종래의 저항)이다.
상기와 같이 구성된 본 발명에 의한 잡음 억제 회로의 동작을 설명하면 다음과 같다.
도 5 내지 도 6은 본 발명에 의한 잡음 억제 회로의 동작을 나타낸 동작타이밍도이다.
즉, 도 4에서 R = 7.5K, R4= 0.5K, R5= 0.5K, R6= 6.5K일 때 시간(Time)에 따른 전압(Voltages)을 나타낸 프로파일이다.
먼저, 도 5에서와 같이, 트랜스포머(20)를 거친 AC성분의 RX+, RX-의 데이터를 제 1, 제 2 저항 드라이버부(21)(22)에 의해 각각 3가지의 DC를 가진 VRX+,VRX-와 V'RX+,V'RX-및 V"RX+,V"RX-를 출력한다.
이어, 도 6에서와 같이, 상기 제 1, 제 2 저항 드라이버부(21)(22)에서 출력된 VRX+,VRX-와 V'RX+,V'RX-및 V"RX+,V"RX-는 제 1, 제 2 선택부(23)(24)에 입력되어 패킷의 스타트시 외부신호(=Low)에 의해 VRX+',VRX-'를 셀렉트하고, 인버터(29)에 의해 인에이블되면(en=high) VRX+",VRX-"를 셀렉트한다.
그리고 도 7은 도 4의 선택부에 대한 출력 타이밍도이다.
도 7에서와 같이, 상기 제 1, 제 2 선택부(23)(24)에 의해 셀렉트된 VRX+sq, VRX-sq와 제 1, 제 2 저항 드라이버부(21)(22)의 VRX+, VRX-는 제 1, 제 2 비교부(25)(26)에 의해 VRX+, VRX-가 VRX+sq, VRX-sq보다 크면 최종 출력신호(RXO+, RXO-)는 "High"가 되고, 반대로 VRX+, VRX-가 VRX+sq, VRX-sq보다 작으면 RXO+, RXO-는 "Low"가 된다.
여기서 R4, R5는 스퀼치 레벨에 따라 조정할 수 있는 가변 저항이다.
즉, 아이들(Idle) 상태(데이터가 없는 상태)일 때는 기존의 스퀼치 레벨로 입력 차동 전압 레벨의 데이터를 디텍트하고 리시브가 인에이블 되면 좀더 작은 스퀼치 레벨로 차동 전압 레벨을 체크(Check)하여 데이터를 디텍트하게 된다.
한편, 도면에는 도시하지 않았지만 본 발명의 다른 실시예로 전원단과 접지단 사이에 복수개의 저항을 직렬로 연결하여 복수개의 스퀼치 레벨을 갖도록 회로를 구성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 잡음 억제 회로는 다음과 같은 효과가 있다.
즉, 아이들 상태일 때는 기존의 스퀼치 레벨로 입력 차동 전압 레벨을 디텍트하고 리시브가 인에이블 되면 좀더 낮은 스퀼치 레벨로 데이터의 차동 전압 레벨로 데이터를 디텍트하게 함으로서 데이터 인에이블 구간시 데이터의 손실을 방지할 수 있다.
Claims (5)
- 제 1, 제 2 입력신호를 받아 서로 다른 제 1, 제 2, 제 3 출력신호를 각각 출력하는 제 1, 제 2 저항 드라이버부와,상기 제 1 저항 드라이버부의 제 2, 제 3 출력신호를 각각 입력으로하여 외부신호에 의해 제 4 출력신호를 출력하는 제 1 선택부와,상기 제 2 저항 드라이버부의 제 2, 제 3 출력신호를 각각 입력으로하여 외부신호에 의해 제 5 출력신호를 출력하는 제 2 선택부와,상기 제 2 선택부의 제 5 출력신호와 제 1 저항 드라이버부의 제 1 출력신호를 각각 입력으로 받아 비교하여 제 6 출력신호를 출력하는 제 1 비교부와,상기 제 1 선택부의 제 4 출력신호와 제 2 저항 드라이버부의 제 1 출력신호를 각각 입력으로 받아 비교하여 제 7 출력신호를 출력하는 제 2 비교부와,상기 제 1, 제 2 비교부의 제 6, 제 7 출력신호를 받아 최종 출력신호를 각각 출력하는 제 1, 제 2 버퍼부를 포함하여 구성됨을 특징으로 하는 잡음 억제 회로.
- 제 1 항에 있어서, 상기 제 1, 제 2 저항 드라이버부는 트랜스포머를 거친 차동 제 1, 제 2 입력신호를 전원단과 접지단 사이에 직렬로 연결된 제 1, 제 2, 제 3, 제 4 저항에 의해 각각 다른 DC값인 출력신호를 출력하는 것을 특징으로 하는 잡음 억제 회로.
- 제 1 항에 있어서, 상기 제 1, 제 2 선택부는 각각 2개의 트랜스미션 게이트가 직렬로 연결되어 구성되고, 상기 2개의 트랜스미션 게이트가 직렬로 연결된 사이의 게이트에 공통으로 외부신호가 인가되고, 다른 게이트에는 외부신호가 인버터에 의해 반전된 신호가 각각 인가하는 것을 특징으로 하는 잡음 억제 회로.
- 제 1 항에 있어서, 상기 제 1, 제 2 선택부에 인가되는 외부신호는 "Low"신호인 것을 특징으로 하는 잡음 억제 회로.
- 제 2 항에 있어서, 상기 제 2, 제 3 저항은 스퀼치 레벨에 따라 가변할 수 있는 가변 저항인 것을 특징으로 하는 잡음 억제 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980051984A KR100282440B1 (ko) | 1998-11-30 | 1998-11-30 | 잡음 억제 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980051984A KR100282440B1 (ko) | 1998-11-30 | 1998-11-30 | 잡음 억제 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000034614A KR20000034614A (ko) | 2000-06-26 |
| KR100282440B1 true KR100282440B1 (ko) | 2001-03-02 |
Family
ID=19560567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980051984A KR100282440B1 (ko) | 1998-11-30 | 1998-11-30 | 잡음 억제 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100282440B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897770B1 (ko) | 2007-01-30 | 2009-05-15 | 삼성전자주식회사 | 전송 엔벌로프 검출기의 문턱 전압들 조절 방법들과 상기방법들을 이용한 장치들 |
-
1998
- 1998-11-30 KR KR1019980051984A patent/KR100282440B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000034614A (ko) | 2000-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7042254B2 (en) | Differential signal receiving device and differential signal transmission system | |
| US7456650B2 (en) | Memory system with stable termination of a pair of differential signals transmitted via a pair of transmission lines | |
| EP2047610B1 (en) | Feedback impedance control for driving a signal | |
| EP3734414B1 (en) | Signal detector | |
| US20080100347A1 (en) | Signal detecting circuit | |
| JP2011010244A (ja) | 情報検出装置及び方法 | |
| US7460585B2 (en) | Methods and systems for detecting defects in serial link transceivers | |
| US7863961B2 (en) | Vehicle communication system | |
| US7800406B2 (en) | Apparatus, circuit and method of transmitting signal | |
| KR100282440B1 (ko) | 잡음 억제 회로 | |
| JP6538768B2 (ja) | リンギング抑制回路及びリンギング抑制方法 | |
| US7378853B2 (en) | System and method for detecting cable faults for high-speed transmission link | |
| EP2315402A1 (en) | Automatic de-emphasis setting for driving capacitive backplane | |
| US7855576B1 (en) | Versatile common-mode driver methods and apparatus | |
| JP3463727B2 (ja) | クロックパルス伝送回路 | |
| US7477704B1 (en) | Digital signal detection for high speed signaling systems | |
| US7626399B2 (en) | Broken lead detection | |
| US20040150421A1 (en) | Terminating resistor device and a method for testing a terminating resistor circuit | |
| US10187229B2 (en) | Bi-directional, full-duplex differential communication over a single conductor pair | |
| EP1311089A3 (en) | Data bus fault detection circuit and method | |
| JP2985317B2 (ja) | 比較装置 | |
| US7281151B2 (en) | Method of stopping data communication of a communication apparatus based on a detection of a power supply voltage drop | |
| WO2004107190A1 (en) | Operating long on-chip buses | |
| US9712344B2 (en) | Receiving device with error detection circuit | |
| JP3436214B2 (ja) | データ検出方式およびこれを用いた電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 18 |
|
| LAPS | Lapse due to unpaid annual fee |