KR100277137B1 - 전기 및 데이터 통신장치 - Google Patents

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에를링 블로메
텔레폰아크티에볼라게트 엘엠 에릭슨
타게 뢰브그렌
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Abstract

본 발명은 데이터 흐름 전송통로(10, 12, 16, 18)를 포함하고 시스템의 부분의 에러 분리용 기능을 지닌 회로(8)를 포함한 전기 및 데이터 통신 시스템에 관한 것이다. 시스템의 회로 부분은 두 개의 형태의 기능블록으로서 논리적 분할에 의해 분리된 에러이다. 특히, 발생에러에 의해 기능블록(19, 20)이 제거될 필요가 없는 제1 형태와 이에 반대인 제2 형태(22, 24)가 있다. 제1 형태의 기능블록의 전송통로(10, 6)는 소프트웨어 제어에 의해 트랙픽으로부터 에러 전송통로를 차단하기 위해 서로 분리된다.

Description

[발명의 명칭]
전기 및 데이터 통신장치
[발명의 분야]
본 발명은 데이터 전송통로를 포함하고 전기 및 데이터 통신장치의 부분의 에러 분리(error isolation)에 대한 기능성을 지닌 회로를 구비한 전기 및 데이터 통신장치에 관한 것이다.
에러 분리, 즉 지금부터 간단히 시스템 부분의 “분리”라고 불리우는 것은 이 시스템에 나타나는 에러가 다른 시스템 부분에 영향을 주는 것을 방지하는 기능성이 있다는 것을 의미한다. 전기 및 데이터 통신 시스템에서 시스템의 신뢰성과 장해 주파수에 대해 요구가 높아지고 있다. 수천년의 평균 시스템 고장간격(meantime between system failures)(MTBSF), 및 천명 가입자당 소수의 고장 등의 장해에 대한 요구는 별다른 것은 아니다. 이러한 특성을 갖게 되어 현실의 시스템에서 평균 접속 가용성을 100배 이상 증대시키는 결과가 됐다.
전자 시스템의 가용성을 증대시키는 기존의 방법중 하나는 시스템 또는 구성레벨에 용장유닛을 사용하는 것이다. 이로 인해 하드웨어의 비용이 증가하게 되므로 가능한 이를 줄여야 한다.
또한, 카드 또는 마이크로칩에 회로 형태의 부분유닛의 분리를 이용하는 것으로 이는 많은 시스템에서 가용성을 종래처럼 만족스럽게 한다. 그러나 새로운 회로의 개발에 따라 많은 회로가 점차 여러 기능성을 갖게 되고, 이와는 대체적으로 에러 상황에서는 시스템의 많은 부분이 분리/차단을 가져오게 된다.
SE,B, 455 459에서는 부분적으로 이중인 전송통로와 전송통로에서의 에러를 발견하여 분리하는 수단을 구비한 디지털 교환망 및 이 디지털 교환망에 포함된 또다른 장치의 가용성의 증대 및 에러감시에 관한 방법을 개시하고 있다.
미합중국 특허번호 5,036,318에서는 에러 정보가 특정업무 지향방식으로 프로그램 제어모듈의 에러 보고로부터 각각 할당된 의존성 시스템 서브모듈에 형성되고, 시스템 의존성 서브모듈에 전송되는, 모듈러 ISDN 통신 시스템이 설명되어 있다.
미합중국 특허번호 4,493,076에서는 분산제어를 갖는 교환용 안전 시스템을 개시하고 있다. 교환제어는 다수의 프로세서에 분배되고 또한 시분할 교환망에 접속된 마이크로 프로세스 단자 유닛에 분배된다. 안전 시스템은 3개의 레벨로 조직되어 있다.
EP, A1 0 377 249에서는 표준 서브블록과 용장블록을 포함하는 집적 매트릭스 메모리가 개시되어 있다. 각각의 표준 서브블록은 고정된 수의 표준 서브블록을 포함한다. 용장블록은 하나 이상의 용장 서브블록을 포함한다. 어드레스 지정을 위해 고장표준 서브블록의 어드레스용 검출기가 제공되어 있다. 이 경우에 용장 서브블록이 선택되고 이러한 선택은 데이터 통로의 부분을 형성하는 서브버스를 경유하여 실현된다.
EP, A1 0 240 577에서는 용장 이중버스와 제어 및 감시논리 및 여러 엔코더/디코더는 물론 버스라인에 접속된 여러 송수신기를 지닌 CPU 및/또는 데이터원 사이의 인터패이스 유닛을 개재하고 있다. 인터패이스 유닛의 기능안정성과 유연성을 증가시키기 위해 송수신기와 엔코더/디코더 사이에 멀티플렉서가 접속되어 있고, 이 멀티플렉서를 경유해 각각의 엔코더 디코더가 각각이 송수신기에 접속가능하다.
DE, A1, 36 12 730에서는 블록에 어드레스 지정가능한 프로그램과 데이터 메모리를 지닌 프로세서 시스템을 개시하고 있으며 이들 메모리는 자기시험 또는 진단 프로그램에 의해 가끔 또는 일회로 제어가능하다. 이 시스템은 몇몇 블록으로 구성되는 예비 메모리(spare memory)를 포함한다. 에러 메모리 블록이 지적되면, 프로세서는 자신에 접근을 정지하고, 에러 블록을 예비 메모리의 건전한 블록과 대체한다. 이런 건전한 블록에 에러 블록의 현행 프로그램모듈 및/또는 데이터가 기억되며 또는 로딩 프로그램(loading program) 또는 발생 프로그램에 의해 현행 프로그램 및/또는 데이터가 로드된다. 그후, 이런 블록은 연산 프로그램에 의해 액세스에 대해서 해제된다.
EP, A3 0 074 305에서는 하나 이상의 열(column)의 고장 블록을 분리시키고 하나 이상의 열의 용장블록을 대체하기 위해 논리소자가 종래의 디코더에 부가되어 있다. 열의 용장블록이 비휘발성래치(non-volatile latches)에 의해 프로그램된다. 수리 어드레스가 이 래치에 기억된다. 열의 블록에 대해 해독된 어드레스가 수리어드레스와 같을 때, 열의 용장블록이 선택되고 열의 나머지 블록이 선택되지 않는다. 정상열의 블록 어드레스 지정은 해독된 어드레스가 수리 어드레스와 다를 때 실시되지 않는다.
미합중국 특허번호 3,937,936에서는 어떤 원시의 연산논리 모듈내의 고장에 대한 용장회로의 대체를 이용하는 장치에 대해 설명하고 있다. 이런 대체는 고장회로를 절단 및 내장예비를 그것의 대신으로 전환하는 멀티플레서에 의해 이루어진다.
미합중국 특허번호 3,665,174에서는 상대적으로 독립적인 수직 비트 평면으로 분할된 에러 허용 범위 연산 논리 유닛을 개재하고 있고, 이 연산 논리 유닛은 주로 시프트(shift) 및 반송전파(carry propagation) 목적으로 결합되어 있다. 이 시스템은 상호평면접속의 제어에 의해 유닛을 재구성함으로써 고장에도 불구하고 바르게 기능을 한다. 예비 비트 평면을 시스템에 삽입하고 고장난 평면을 바이패스하기 위해 비트 평면 사이를 스위치하는 것에 의해 고장 평면의 영향 또는 제어논리의 위치에 있어서 고장의 영향을 제거될 수 있다.
미합중국 특허번호 4,279,034에서는 디지털 통신 시스템을 이용하기 위해 시스템으로부터 고장장소를 제거하는 고장검출회로가 이용된다. 이 회로는 분산 바이패스 분리기술을 이용하고 각각의 스테이션 또는 스테이션의 군(group)과 함께 이용된다. 다수의 비트지연 레지스터가 각각의 스테이션 또는 스테이션군의 양단간에 접속되어 있고, 지연 레지스터의 출력이 그의 병행 스테이션의 출력과 비교된다. 비교된 비트간의 차이가 검출될 때, 병행 스테이션은 이 시스템에서 즉시 분리되고 지연 레지스터로부터의 비트가 동기를 보존하기 위해 시스템에 위치된다.
미합중국 특허번호 3,805,039에서는 시스템 용장개념에 관한 것으로 이 시스템은 실질적으로 동일한 여러 서브소자로 분할되고 서브소자의 예비 서브소자는 서브소자의 고장난 소자와 대치된다. 서브소자와 이에 상당하는 부하가 소정의 순서로 접속되어 있다. 정상적 기능의 서브소자중 하나가 고장날 때 여기에 후속되는 서브소자가 상당하는 부하에서 분리된 다음 순서대로 다음 부하에 재접속된다. 순서내의 최종부하는 예비 서브소자에 다시 접속된다.
EP, A3 0 140 712에서는 다수의 재구성장치를 포함하는 데이터 전송장치와 이러한 장치를 재구성하는 방법이 재시되어 있다. 각각의 장치는 다수의 입력과 출력 데이터 링크를 지니되, 이들 장치는 링(ring)에 접속되어서 각 재구성장치 데이터가 하나의 데이터 입력링크에 수신되고 상기 데이터가 상기 링을 따라 재구성장치의 사이를 통과하여 하나의 데이터 출력링크에 전달된다. 각각의 장치는 상기 링내의 고장을 검출하는 고장 발견수단을 포함하고, 여러 장치내의 상기 수단들은 고장이 검출될 때 데이터를 서브링을 통해 전달시키고, 이 서브링은 다수의 장치가 계속 통신하게 하기 위해 하나 이상의 쌍의 전에 이용되지 않은 데이터 링크에 의해 적어도 부분적으로 구성되고 및 각 장치는 새로운 재구성장치가 적어도 한쌍의 불사용 데이터 및 출력링크에 접속되어 있는 것을 검출 및 새로운 장치에 포함되도록 링을 재구성하는 병합수단(merging means)을 포함한다.
EP, A3, 0 171 231에서는 3단계의 에레이에 배열된 다수의 교환소자를 포함하는 다수의 입력과 출력을 지니는 다중단 교환망이 설명되어 있다. 이 단의 내부군은 단계 사이의 하나 이상의 세트의 접속이 용장(reduntancy)되도록 외부단계의 각각의 스위치가 종속 내부 모듈에 접속된 다수의 모듈을 형성한다.
[발명의 요약]
본 발명의 목적은 서론에서 말한 종류의 시스템에 있어서의 회로의 부분을 격리할 수 있는 것에 관한 것이다.
상기 목적을 달성하기 위해 본 발명의 시스템에서는 시스템의 회로의 부분이 제1 및 제2 형태의 기능블록으로의 논리적 분할에 의해 에러 분리되는 것으로, 제1 형태의 완전블록은 발생한 에러에 의해 보통 제거되는 것이 거의 없는 반면, 제2 형태의 완전블록은 발생한 에러에 의해 보통 제거되는 것이 용이하고, 제1 형태의 기능블록의 전송통로는 소프트웨어 제어에 의한 작동으로부터 상기 전송통로중 에러가 있는 통로를 차단하도록 서로 분리된다.
실시예에 따라 상기 시스템을 제어하는 시스템 모델은 단층구조를 하고 이 단층구조는 우수한 에러 조정기능과 우수한 소프트웨어 레벨과 하드웨어 레벨을 구비하고, 상기 각각의 레벨은 여러 단계의 보고 및 제어기능을 포함하고, 상기 소프트 레벨의 기능단계는 분리되는 것이 필요한 회로기능에 상당하고 상기 우수한 에러 조정기능에 보고되고 이에 의해 제어되는 소프트웨어 오브젝트(object)를 포함하고, 하드웨어 레벨의 기능단계는 상기 소프트웨어 오브젝트에 보고되고 이에 의해 제어되는 에러 보고기능을 포함하며 분리에 필요한 상기 회로기능에서 발생하는 에러에 관한 정보를 얻는다. 기능블록의 상기 제1 및 제2 형태는 각각 병렬 및 직렬기능블록이다.
본 실시예에 따라, 상기 회로에는 두 개 이상의 용장유닛이 포함되고 있고, 이러한 용장유닛은 제1 형태의 기능블록내의 각각의 단일 전송통로에 대해 선택된다.
ATM 스위치에서 용장유닛은 용장스위치 평면에 있는 것이 바람직하다.
[도면의 간단한 설명]
본 발명의 실시예를 도면을 참고로 하면서 설명한다.
제1도는 전기통신장치의 ATM 스위치(ATM 비동기 전송 모우드)를 설명한 개략도.
제2도는 제1도의 스위치에 포함된 두 개의 상호접속된 회로의 개략도.
제3도는 여기에 고려된 종류의 에러에 노출된 회로가 포함된 에러감시 및 시스템 제어용 하드웨어 기능과 소프트웨어 기능을 도시한 블록도.
[바람직한 실시예의 상세한 설명]
본 발명은 하드웨어는 물론 소프트웨어의 분리를 토대로 한다. 하드웨어 분리는 시스템 레벨상의 두 개 이상의 용장유닛과 결합해서 아래에서 상세히 설명한 방식으로 회로 레벨에서 수행된다.
제1도는 전기통신장치의 ATM 스위치(2)를 도시한다. 스위치는 당업자에 주지된 방법으로 셀형태의 트래픽, 즉 제1 및 제2 세트의 단말수단 사이의 일정한 길이의 데이터 패킷을 처리하도록 접속되어 있고, 상기 세트의 단말수단은 각각 장치의 입력 및 출력을 형성하는 하나의 단말수단에 의해 서로 관련되어 있다. 이것은 프로세서(7)의 입력과 출력을 형성하는 것처럼 묘사되어 있는 두 개의 단말장치(4)및 (6)에 의해 제1도에 도시되어 있다. 스위치(2)는 동일한 스위치 평면(2, 1) 및 (2, 2)의 형태의 두 개의 용장유닛으로 형성된다. 단말수단(4) 및 (6)으로부터 및 으로의 접속은 스위치 평면(2, 1) 및 (2, 2)을 경유해 두 개의 평면에서 얻어진다.
각각의 스위치 평면은 제2도에 도시된 명태의 회로를 포함한다. 한 개의 회로(8)는 예를 들어, 상기 제1 세트에 관련된 단말수단으로부터의 병렬 트래픽에 대한 입력병렬링크 10.1 ‥‥ 10.n 및 회로(14)로의 직렬 트래픽에 대한 출력직렬링크(12)를 갖는다. 다음 회로(14)는 예를 들어 상기 제2 세트와 관련된 출력병렬링크 16.1 .... 16.n을 지닌다. 회로(8)로부터의 직렬 트래픽의 부분은 또한 회로(14)를 경유해 출력직렬링크(18)에 접속되어 있고, 이 출력직렬링크(18)는 회로(14)에 유사한 또 다른 종류의 직렬접속회로에 접속되어 있다
특히, 제2도에 도시된 회로(8) 및 (14)는 미합중국 특허출원 08/067012에 대응한 PCT/SE93/00474에 따르는 제곱 스위치 아키텍처(architecture)에 포함된 소위 파이프 구조의 부분을 형성해도 좋고 상기 비용은 참고로 여기에 삽입된다. 따라서 회로(8), (14) 및 이러한 스위치 아키텍처의 설계 또는 기능의 설명이 여기서는 필요하지 않다.
본 발명의 특징에 따라 회로(8) 및 (14)와 같은 회로의 부분은 가능한 장소에서 두 형태의 기능블록으로의 논리적 분할에 의해 분리된다. 대응하는 기능블록이 발생하는 에러에 의해 완전히 제거될 필요는 없는 제1 형태가 있는 반면 정반대의 특히, 다른 형태도 있다.
이러한 분리를 행하는 예가 제2도에 도시되어 있고, 각각의 회로(8)와 (14)는 제1 형태의 병렬기능블록(19) 및 (20)과 제2 형태의 직렬기능블록(22) 및 (24)로 논리적으로 나누어져 있다. 이것에 의해 회로(8)내의 링크(10)의 하나내의 단일 에러에 의해 및 회로(14)내의 링크(16)의 하나에서의 단일 에러에 의해 전회로가 제거되어야 하는 것을 방지하기 위해 아래에서 자세히 설명했듯이 기능구분 대책을 취할 수가 있다. 제1도의 ATM 스위치의 평면 이중구조의 결합과 관련해서 이것은 블록(19) 및 (20)과 관련이 있기 때문에 평면선택은 다수의 링크에 대해서가 아니라 각각의 링크에 대해서 이루어진다는 것을 의미한다. 그리하여 신뢰성과 품질이 모두 향상된다. 블록(22)과 (24)에 관해서는 이들에게서 발생하는 에러가 전체회로를 및 직렬접속에 포함되는 상응한 회로의 전체 체인을 제거한다. 예를 들어 그 회로내의 캡, 본드와이어, 전력공급 및 클럭분산에 있어서의 에러이다. 각각의 블록(19, 20, 22, 24)은 블록(19) 및 (20)에 대해 의문의 기능블록의 영역에 비례하는 자신의 에러 강도를 갖는다.
제2도에서 에러감시점은 FK로 표시되어 있다. 이들의 위치는 에러를 로컬화하는 것, 즉 에러카드를 지적하는 것과 관련이 있다. 에러점검을 위해 공지된 메카니즘이 이용된다. ATM은 HEC(Header Error Control)(참조 : CCITT Draft Recommendation I.432, “B-ISDA User Network Interface-Physical Layer Specification”을 이용한다. 특히 HEC는 CRC형(Cyclic Redundancy Check), (참조 : “Data Communications, Computer Networks and OSI” by Fred Halsall Addison-Wesley, page 98)이다.
제1도 및 제2도에 참고로 설명했듯이 회로부분에서의 기능성에 해당하는 레벨상에 용장단말을 만듬으로서 에러가 있는 경우 회로의 부분을 차단하고 분리를 행하는 것이 주목된다. 회로의 나머지 부분은 다음 수선전에 작동한다. 한편, 에러블록으로부터의 데이터가 또 다른 평면에서 상응 데이터와 대체될 수 있다. 높은 평균 이용가능성이 사용자에게 제공된다.
하드웨어의 분리 메카니즘은 위에서 설명한 방식으로(패리티 책크) 에러검사와 결합된 적당한 블록분할을 지닌 회로 설계를 기반으로 하여 어떤 링크에서의 에러가 또 다른 직렬링크에 전파되지 않게 한다. 에러링크로부터의 데이터가 소프트레벨에 위쪽으로 보고되기 때문에 동시에 거절될 수 있다.
오늘날의 VLSI 회로의 에러강도는 대부분 칩 자체에서 기인하고 직병렬블록의 에러강도간의 비율이 그들의 복잡성에 의해 결정된다. 어떤 설계는 직렬블록의 에러강도가 전체회로의 에러의 부분이라는 것과 관련이 일다.
제3도를 참조하면, 에러에 노출된 회로가 포함된 시스템을 제어하는데 이용되는 시스템 모뎀 예를 들어, 제1도의 ATM 스위치가 분리를 위해 주목이 되는 회로기능 32.1, 32.2 ‥‥ 32.n, 32.n+1에 대응하는 즉, 제2도에서 설명한 실시예의 직,병렬링크에 대응하는 소프트웨어 오브젝트(object) 30.1, 30.2 … 32.n+1을 지닌다. 소프트웨어 오브젝트(30)는 에러 오브젝트라고 아래에서 정의했다.
특히 제3도는 여러 단계의 보고 기능을 지닌 단층설계를 나타낸다. 실시예에서 모든 통로는 이중 방향이다. 즉 보고 정보가 위쪽으로 흐르고, 제어정보는 아래쪽으로 흐른다. 관련된 하드웨어 통로 32.1, 32.2 .... 32.n, 예를 들어 제2도에 의한 병렬 및 직렬 데이터 링크에 발생하는 에러에 관한 정보는 계수기에 제어 메카니즘을 부가한 보고기능 34.1, 34.2 .... 34.n, 34.n+1의 최저 레벨에 의해 여과된 다음 소프트웨어 레벨내의 에러 오브젝트(30)에 전달된다. 여러 에러 경우는 여러 에러 오브젝트(30)에 의해 처리되어 에러 영향을 최소화하기 위해 트랙픽을 전달하도록 배열된 에러처리기능(36)에 보고된다. 기능(36)과 같은 레벨에서 또 다른 기능(38, 40)이 제공된다. 소프트웨어 부분에서의 최고 레벨은 관리 및 유지기능(42)에 의해 표시된다.
상기 내용에 따라 스위치를 통과하는 셀의 감시는 셀의 검사합(checksum)을 관찰하는 에러보고기능(34)에 의해 수행된다. 통계기능, 예를 들어 프로그램 가능한 리세트 및 임계레벨을 지닌 연속에러 카운터에 의해 회로(19-24)에 포함된 모든 FK에서 여러 검사합이 방해(disturbance)로 표시되고 카운터가 스텝된다. 에러에 대한 임계레벨이 초과하면, 에러가 소프트웨어의 에러 오브젝트(30)에 존재한다는 것이 보고된다.
하드웨어를 감시하는 간격내에서도 오프피크(off peak) 시간에 자기셀이 링크(10)에 전달된다.
만약 방해가 1개의 셀에 대한 어느 FK에서 나타나면, 즉시 에러분리가 그 셀을 거절함으로써 수행된다.
에러가 에러 보고기능의 어느 곳에 존재할 때 이것은 에러신호를 에러 조절기능(36)에 전송하는 소프트웨어내의 대응하는 에러 오브젝트(30)에 보고된다. 에러 취급기(36)는 하나 또는 여러 개의 에러 오브젝트(30)로부터 에러신호를 합한다. 어느 FK에 있어 셀의 흐름을 차단해야 하는가를 발견하기 위해 차단은 에러를 분리시키기 위해 가능한 작은 부분이 차단되는 원리에 따라, 분석이 준비될 때 차단신호가 에러 취급기(36)로부터의 하드웨어내의 선택된 FK에 전달된다.
위에서 설명한 종류의 단층구조는 효과적으로 에러를 분리하기 위해 여러 레벨에서 여러 시정수를 갖는다.
소프트웨어와 하드웨어를 분할함으로써 시스템 특성이 하드웨어를 재설계하지 않고도 변경될 수 있다.

Claims (4)

  1. 데이터 흐름 전송경로(10, 12, 16, 18)를 포함하고 시스템의 부분의 에러분리에 대한 기능성을 갖는 다수의 회로를 포함하는 전기 및 데이터 통신 시스템에 있어서, 상기 시스템의 회로는 제1 형태 및 제2 형태의 기능블록으로의 논리적 분할에 의해 에러를 분리하는 부분을 포함하고, 상기에서 제1 형태의 완전블록은 발생하는 에러에 의해, 보통 제거되지 않는 반면, 상기 제2 형태의 완전블록은 발생하는 에러에 의해 보통 제거되기가 쉽고, 및 제1 형태의 기능블록의 데이터 전송통로는 소프트웨어 제어에 의해 작동으로부터 상기 전송통로의 어느 에러 하나를 차단하는 것이 가능하도록 상호간에 분리되며, 상기 시스템은 또한 시스템을 제어하고 단층 설계를 갖는 시스템 모델을 포함하는데, 상기 시스템 모델은 우수한 에러 조정기능, 우수한 소프트 레벨 및 하드웨어 레벨을 포함하고 상기 레벨의 각각은 여러 단계에서의 보고 및 제어기능을 포함하며, 상기 소프트 레벨에서의 기능단계는 분리되는 것이 필요로 하는 회로기능(32)에 상응하고 상기 우수 에러 조정기능에 보고되고 이에 의해 제어되는 소프트웨어 오브젝트(30)를 포함하고, 상기 하드웨어에 있어서의 기능단계는 상기 소프트웨어 오브젝트에 보고되고 이에 의해 제어되며, 또한 분리를 필요로 하는 것이 있는 상기 회로기능(32)으로부터 발생하는 에러에 관한 정보를 얻는 에러 보고기능(34)을 포함하는 것을 특징으로 하는 전기 및 데이터 통신 시스템.
  2. 제1항에 있어서, 기능블록의 상기 제1 형태 및 제2 형태는 각각 병렬 및 직렬 접속에 대해서 각각 병렬 및 직렬 기능블록인 것을 특징으로 하는 전기 및 데이터 통신 시스템.
  3. 제1항에 있어서, 상기 회로는 두 개 이상의 용장유닛(2.1, 2.2)에 포함되고 이러한 용장유닛은 제1 형태의 기능블록내의 각각의 단일 전송통로에 대해서 선택하는 것을 특징으로 하는 전기 및 데이터 통신 시스템.
  4. 제3항에 있어서, 상기 용장유닛은 ATM 스위치(2)내의 용장스위치 평면인 것을 특징으로 하는 전기 및 데이터 통신 시스템.
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