KR100276685B1 - Structure of Hybrid Base Heterojunction Dipole Transistor and Manufacturing Method Thereof - Google Patents
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Abstract
본 발명은 혼성 베이스 이종접합 쌍극자 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.The present invention relates to a structure of a hybrid base heterojunction dipole transistor and a method of manufacturing the same.
본 발명은 종래의 이종접합 쌍극자 트랜지스터의 동작 속도를 제한하는 베이스층 박막의 기생 저항 성분과 베이스-콜렉터 접합 기생 캐패시턴스 성분을 획기적으로 감소시키기 위하여 에미터-베이스 또는 베이스-콜렉터 p-n 접합 다이오드 구조의 간단한 에피층을 사용하여 동일한 면적을 갖는 2개의 접합 다이오드를 형성하고, 2개의 접합 다이오드를 플립 칩 본딩에 의해 접합한다.The present invention provides a simple structure of an emitter-base or base-collector pn junction diode structure in order to drastically reduce the parasitic resistance component and base-collector junction parasitic capacitance component of the base layer thin film which limit the operation speed of a conventional heterojunction dipole transistor. The epilayer is used to form two junction diodes having the same area, and the two junction diodes are bonded by flip chip bonding.
Description
본 발명은 이종접합 쌍극자 트랜지스터에 관한 것으로, 특히 반도체-금속-반도체 구조를 가지는 베이스층 박막을 이용하여 베이스층 기생 저항 성분을 획기적으로 감소시키면서 에미터-베이스 접합 면적과 베이스-콜렉터 접합 면적을 동일하게 제작하여 베이스-콜렉터 접합 기생 캐패시턴스 성분을 최소화하여 소자의 동작 속도를 향상시킬 수 있는 혼성 베이스 이종접합 쌍극자 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to heterojunction dipole transistors. In particular, using a base layer thin film having a semiconductor-metal-semiconductor structure, the emitter-base junction area and the base-collector junction area are the same while significantly reducing the base layer parasitic resistance component. The present invention relates to a structure of a hybrid base heterojunction dipole transistor capable of improving the operation speed of a device by minimizing a base-collector junction parasitic capacitance component and manufacturing method thereof.
일반적으로 이종접합 쌍극자 트랜지스터는 베이스층 기생 저항 성분을 최소화하기 위하여 베이스층 박막의 도핑 농도를 높이면서도 에미터층 박막에 대역폭이 큰 화합물 반도체를 사용하여 베이스층 박막에서 에미터층 박막으로의 전자 역주입을 억제할 수 있는 장점이 있으므로 고속 소자로의 많은 응용이 예상되고 있다.In general, heterojunction dipole transistors suppress the back-injection of electrons from the base layer to the emitter layer by using a compound semiconductor with a large bandwidth in the emitter layer while increasing the doping concentration of the base layer thin film to minimize the base layer parasitic resistance component. Many applications are expected in high-speed devices because of their advantages.
종래의 이종접합 쌍극자 트랜지스터를 도 1에 제시한 개념도와 도 2 및 도 3에 제시한 실시 예를 참조하여 설명하기로 한다.A conventional heterojunction dipole transistor will be described with reference to the conceptual diagram shown in FIG. 1 and the embodiments shown in FIGS. 2 and 3.
도 1은 일반적인 쌍극자 트랜지스터의 개념도이다. 기본적으로 에미터, 베이스 및 콜렉터의 3영역으로 구성된 쌍극자 트랜지스터는 외부 배선을 위하여 각 영역의 전극을 필요로 한다. 이는 에미터 전극(108), 베이스 전극(109) 및 콜렉터 전극(110)으로 형성된다. n-p-n 구조의 트랜지스터 동작을 위하여 에미터 영역(106)의 전자는 베이스 영역(105)을 통과하여 콜렉터 영역(104)으로 고속 이동(114)하여야 한다. 여기서 전자의 고속 이동을 위하여 베이스 영역(104)의 폭을 가능한 감소시켜야 한다. 하지만 베이스 영역(104)의 폭을 감소시킬 경우 베이스 전극(109)의 접촉 면적이 감소하게 되어 베이스의 기생 저항 성분을 급격하게 증가시키게 되고, 이로 인해 소자의 성능을 저하시키는 결과를 초래한다.1 is a conceptual diagram of a general dipole transistor. Basically, a dipole transistor composed of three regions of an emitter, a base, and a collector requires an electrode of each region for external wiring. It is formed of emitter electrode 108, base electrode 109 and collector electrode 110. For the n-p-n structure transistor operation, electrons in the emitter region 106 need to move 114 through the base region 105 to the collector region 104 at high speed. Here, the width of the base region 104 should be reduced as much as possible for high speed movement of electrons. However, when the width of the base region 104 is reduced, the contact area of the base electrode 109 is reduced, which rapidly increases the parasitic resistance component of the base, resulting in deterioration of the device performance.
이러한 문제를 극복하기 위하여 이종접합 쌍극자 트랜지스터에서 베이스층의 도핑 농도를 높게 하여 기생 저항 성분을 감소시키고 있으나, 근본적으로 베이스 전극의 접촉 면적 감소로 인한 베이스 기생 저항 성분의 증가는 피할 수 없다.In order to overcome this problem, the parasitic resistance component is reduced by increasing the doping concentration of the base layer in the heterojunction dipole transistor, but the increase in the base parasitic resistance component due to the decrease in the contact area of the base electrode is inevitable.
도 2는 종래의 이종접합 쌍극자 트랜지스터의 대표적인 실시 예에 대한 단면도이다. 도 2에 도시된 바와 같이 종래의 이종 접합 쌍극자 트랜지스터는 반도체 기판(101) 상부에 버퍼층 박막(102), 부콜렉터층 박막(103), 콜렉터층 박막(104), 베이스층 박막(105), 에미터층 박막(106), 에미터 캡층 박막(107)을 연속적으로 성장한 에피 박막을 사용한다. 반도체 기판(101)은 반절연성 화합물 반도체 기판을 사용한다.2 is a cross-sectional view of a representative embodiment of a conventional heterojunction dipole transistor. As shown in FIG. 2, the conventional heterojunction dipole transistor has a buffer layer thin film 102, a sub-collector layer thin film 103, a collector layer thin film 104, a base layer thin film 105, and an em on the semiconductor substrate 101. An epitaxial thin film in which the emitter thin film 106 and the emitter cap layer thin film 107 are continuously grown is used. The semiconductor substrate 101 uses a semi-insulating compound semiconductor substrate.
먼저, 에미터 캡층 박막(107) 상부의 선택된 영역에 에미터 전극(108)을 형성한다. 에미터 캡층 박막(107) 및 에미터층 박막(106)의 선택된 영역을 식각하여 베이스층 박막(105)을 노출시킨다. 노출된 베이스층 박막(105) 상부에 베이스 전극(109)을 형성한다. 베이스층 박막(105) 및 콜렉터층 박막(104)의 선택된 영역을 식각하여 부콜렉터층 박막(103)을 노출시킨다. 노출된 부콜렉터층 박막(103) 상부에 저항성 콜렉터 전극(110)을 형성하고 소자 분리 식각을 실시하여 기본 소자를 완성한다. 소자의 표면 보호를 위하여 SiN 표면 보호막(111)을 소자 전면에 도포한다. 에미터 전극(108), 베이스 전극(109) 및 콜렉터 전극(110) 상부의 SiN 표면 보호막(111)의 선택된 영역을 식각하여 이들 전극(108, 109 및 110)을 노출시킨다. 전극 배선(112)을 노출된 전극(108, 109 및 110)과 각기 접촉할 수 있도록 형성한다.First, the emitter electrode 108 is formed in a selected region on the emitter cap layer thin film 107. Selected regions of emitter cap layer thin film 107 and emitter layer thin film 106 are etched to expose base layer thin film 105. The base electrode 109 is formed on the exposed base layer thin film 105. Selected regions of the base layer thin film 105 and the collector layer thin film 104 are etched to expose the sub collector layer thin film 103. The resistive collector electrode 110 is formed on the exposed sub-collector layer thin film 103 and the device isolation etching is performed to complete the basic device. In order to protect the surface of the device, a SiN surface protective film 111 is coated on the entire surface of the device. Selected regions of the SiN surface protection film 111 on the emitter electrode 108, the base electrode 109, and the collector electrode 110 are etched to expose these electrodes 108, 109, and 110. The electrode wiring 112 is formed to be in contact with the exposed electrodes 108, 109, and 110, respectively.
이러한 이종접합 쌍극자 트랜지스터 소자는 에피층 구조가 복잡하며, 제조 공정에서 약 0.1㎛ 이하의 두께를 가지는 베이스층 박막(105)의 식각에 어려움이 있다. 또한 구조적으로 베이스-콜렉터 접합 면적이 커서 베이스-콜렉터 접합 커패시턴스 값을 일정 수준 이하로 감소시킬 수 없는 문제점을 가지고 있다.The heterojunction dipole transistor device has a complicated epi layer structure, and there is a difficulty in etching the base layer thin film 105 having a thickness of about 0.1 μm or less in the manufacturing process. In addition, there is a problem in that the base-collector junction area is large, and thus the base-collector junction capacitance value cannot be reduced below a certain level.
이러한 문제점의 일부를 해결하기 위한 구조가 제안되었으며 그 실시 예를 도 3에 제시하였다.A structure for solving some of these problems has been proposed and its embodiment is shown in FIG. 3.
도 3은 이온 주입에 의하여 베이스-콜렉터 접합 면적을 감소시킨 구조의 이종접합 쌍극자 트랜지스터의 실시 예이다. 모든 제조 공정은 상술한 실시 예와 비슷하지만 에미터 메사 식각을 실시한 후 헬륨(He) 등과 같은 이온을 외인성 베이스 영역에 주입하여 이온 주입층(113)을 형성하므로써 유효 베이스-콜렉터 접합 면적을 감소시킨다. 따라서 베이스-콜렉터 접합 캐패시턴스를 절반 수준으로 개선시킬 수 있으나, 복잡한 에피 구조 문제와 공정에서의 어려움과 같은 문제점은 여전히 남아있게 된다.3 is an embodiment of a heterojunction dipole transistor having a structure in which a base-collector junction area is reduced by ion implantation. All manufacturing processes are similar to those described above, but after the emitter mesa etching is performed, implantation of ions such as helium (He) into the exogenous base region to form the ion implantation layer 113 reduces the effective base-collector junction area. . Thus, the base-collector junction capacitance can be improved by half, but problems such as complex epi-structure problems and process difficulties remain.
따라서, 본 발명은 종래의 이종접합 쌍극자 트랜지스터 소자의 동작 속도를 제한하는 베이스층 박막의 기생 저항 성분과 베이스-콜렉터 접합 기생 캐패시턴스 성분을 획기적으로 감소시킬 수 있는 혼성 베이스 이종접합 쌍극자 트랜지스터 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a hybrid base heterojunction dipole transistor device capable of drastically reducing the parasitic resistance component and base-collector junction parasitic capacitance component of a base layer thin film limiting the operation speed of a conventional heterojunction dipole transistor device and its fabrication. The purpose is to provide a method.
상술한 목적을 달성하기 위한 본 발명에 따른 혼성 베이스 이종접합 쌍극자 트랜지스터 소자의 구조는 제 1 반도체 기판, 제 1 버퍼층 박막, 부콜렉터층 박막, 콜렉터층 박막 및 제 1 베이스층 박막으로 이루어지며, 상기 부콜렉터층 박막 및 제 1 베이스층 박막 상에 콜렉터 전극 및 제 1 베이스 전극이 각각 형성된 제 1 접합 다이오드와, 제 2 반도체 기판, 제 2 버퍼층 박막, 부에미터층 박막, 에미터층 박막 및 제 2 베이스층 박막으로 이루어지며, 상기 부에미터층 박막 및 제 2 베이스층 박막 상에 에미터 전극 및 제 2 베이스 전극이 각각 형성된 제 2 접합 다이오드로 이루어지되, 상기 제 1 접합 다이오드의 제 1 베이스 전극과 상기 제 2 접합 다이오드의 제 2 베이스 전극이 서로 접촉되어 형성된 것을 특징으로 한다.The structure of the hybrid base heterojunction dipole transistor device according to the present invention for achieving the above object is composed of a first semiconductor substrate, a first buffer layer thin film, a subcollector layer thin film, a collector layer thin film and a first base layer thin film. A first junction diode having a collector electrode and a first base electrode formed on the subcollector layer thin film and the first base layer thin film, respectively, a second semiconductor substrate, a second buffer layer thin film, a sub-emitter layer thin film, an emitter layer thin film, and a second It is made of a base layer thin film, and made of a second junction diode formed with an emitter electrode and a second base electrode on the secondary emitter layer thin film and the second base layer thin film, respectively, the first base electrode of the first junction diode And the second base electrode of the second junction diode are in contact with each other.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 혼성 베이스 이종접합 쌍극자 트랜지스터 소자의 제조 방법은 제 1 반도체 기판 상부에 제 1 버퍼층 박막, 부콜렉터층 박막, 콜렉터층 박막 및 제 1 베이스층 박막을 순차적으로 성장시켜 제 1 에피층 구조를 형성하는 단계와, 상기 제 1 베이스층 박막 상부의 선택된 영역에 제 1 베이스 전극을 형성하는 단계와, 상기 제 1 베이스층 박막 및 상기 콜렉터층 박막의 선택된 영역을 식각하여 상기 부콜렉터층 박막을 노출시킨 후 상기 노출된 부콜렉터층 박막 상부의 선택된 영역에 콜렉터 전극을 형성하는 단계와, 상기 제 1 반도체 기판의 선택된 영역이 노출되도록 소자 분리 식각을 실시하여 제 1 접합 다이오드를 확정하는 단계와, 제 2 반도체 기판 상부에 제 2 버퍼층 박막, 부에미터층 박막, 에미터층 박막 및 제 2 베이스층 박막을 순차적으로 성장시켜 제 2 에피층 구조를 형성하는 단계와, 상기 제 2 베이스층 박막 상부의 선택된 영역에 제 2 베이스 전극을 형성하는 단계와, 상기 제 2 베이스층 박막 및 상기 에미터 박막의 선택된 영역을 식각하여 상기 부에미터층 박막을 노출시킨 후 상기 노출된 부에미터층 박막 상부의 선택된 영역에 에미터 전극을 형성하는 단계와, 상기 제 2 반도체 기판의 선택된 영역이 노출되도록 소자 분리 식각을 실시하여 제 2 접합 다이오드를 확정하는 단계와, 상기 제 1 접합 다이오드의 제 1 베이스 전극과 상기 제 2 접합 다이오드의 제 1 베이스 전극을 서로 접촉시키는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, the method of manufacturing a hybrid base heterojunction dipole transistor device according to the present invention for achieving the above object is a first buffer layer thin film, a sub-collector layer thin film, a collector layer thin film and a first base layer thin film on the first semiconductor substrate Sequentially growing to form a first epi layer structure, forming a first base electrode on a selected region on the first base layer thin film, and selecting regions of the first base layer thin film and the collector layer thin film Etching to expose the sub-collector layer thin film, forming a collector electrode on the exposed sub-collector layer thin film, and performing element isolation etching to expose the selected region of the first semiconductor substrate. Determining the first junction diode, and forming a second buffer layer thin film, a sub-emitter layer thin film, and an emitter layer thin film on the second semiconductor substrate. And sequentially growing a second base layer thin film to form a second epi layer structure, forming a second base electrode in a selected region on the second base layer thin film, and forming the second base layer thin film and Etching the selected region of the emitter thin film to expose the sub- emitter layer thin film, and then forming an emitter electrode in the selected region on the exposed sub-emitter layer thin film, and the selected region of the second semiconductor substrate Determining a second junction diode by performing element isolation etching so as to expose the semiconductor substrate; and contacting the first base electrode of the first junction diode and the first base electrode of the second junction diode to each other. It features.
도 1은 종래의 이종접합 쌍극자 트랜지스터의 개념도.1 is a conceptual diagram of a conventional heterojunction dipole transistor;
도 2는 종래의 이종접합 쌍극자 트랜지스터의 단면도.2 is a cross-sectional view of a conventional heterojunction dipole transistor;
도 3은 종래의 이온 주입법을 이용한 이종접합 쌍극자 트랜지스터의 단면도.3 is a cross-sectional view of a heterojunction dipole transistor using a conventional ion implantation method.
도 4는 본 발명에 따른 혼성 베이스 이종접합 쌍극자 트랜지스터의 개념도.4 is a conceptual diagram of a hybrid base heterojunction dipole transistor according to the present invention;
도 5는 본 발명에 따른 혼성 베이스 이종접합 쌍극자 트랜지스터의 단면도.5 is a cross-sectional view of a hybrid base heterojunction dipole transistor according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
101, 201 및 210 : 반도체 기판101, 201, and 210: semiconductor substrate
102, 202 및 209 : 버퍼층 박막 103 및 203 : 부콜렉터층 박막102, 202, and 209: buffer layer thin films 103 and 203: subcollector layer thin films
104 및 204 : 콜렉터층 박막 105 : 베이스층 박막104 and 204: collector layer thin film 105: base layer thin film
106 및 207 : 에미터층 박막 107 : 에미터 캡층 박막106 and 207: emitter layer thin film 107: emitter cap layer thin film
108 및 214 : 에미터 전극 109 : 베이스 전극108 and 214: emitter electrode 109: base electrode
110 및 213 : 콜렉터 전극110 and 213: collector electrodes
111 및 215 : SiN 표면 보호막 112 및 216 : 전극 배선111 and 215: SiN surface protective film 112 and 216: electrode wiring
113 : 이온 주입층113: ion implantation layer
114 및 218 : 쌍극자 트랜지스터에서 전자의 이동경로114 and 218: Paths of electrons in dipole transistors
205 : 제 1 베이스층 박막 206 : 제 2 베이스층 박막205: first base layer thin film 206: second base layer thin film
208 : 부에미터층 박막 211 : 제 1 베이스 전극208: sub-emitter layer thin film 211: first base electrode
212 : 제 2 베이스 전극212: second base electrode
217 : 제 1 베이스 전극과 제 2 베이스 전극의 접촉면217: contact surface of the first base electrode and the second base electrode
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 4는 본 발명에 따른 반도체-금속-반도체 구조의 혼성 베이스층 이종접합 쌍극자 트랜지스터 소자의 개념도이다. 본 발명은 반도체-금속-반도체 구조의 혼성 베이스층 구조(205-216-206)를 사용함으로써 베이스 전극(211, 212)의 접촉 면적을 증대시켜 베이스 기생 저항 성분의 개선을 기대할 수 있다. 또한, 에미터-베이스 접합 면적과 베이스-콜렉터 접합 면적을 동일하게 극소화시킬 수 있으므로 기생 캐패시턴스를 최소화할 수 있고, 단지 p-n 접합 다이오드 구조의 간단한 에피층을 사용하여 에피 성장에 따른 문제점을 해결할 수 있다. 그리고, 종래의 베이스 금속전극을 형성하기 위한 메사 식각에 따른 제조 공정의 어려움을 해소할 수 있다.4 is a conceptual diagram of a hybrid base layer heterojunction dipole transistor device of a semiconductor-metal-semiconductor structure according to the present invention. The present invention can be expected to improve the base parasitic resistance component by increasing the contact area of the base electrodes 211 and 212 by using the hybrid base layer structure 205-216-206 of the semiconductor-metal-semiconductor structure. In addition, since the emitter-base junction area and the base-collector junction area can be minimized equally, parasitic capacitance can be minimized, and the problem of epitaxial growth can be solved by using only a simple epi layer of a pn junction diode structure. . And, it is possible to solve the difficulty of the manufacturing process according to the mesa etching for forming a conventional base metal electrode.
도 5는 본 발명에 따른 반도체-금속-반도체 구조의 혼성 베이스층 이종접합 쌍극자 트랜지스터의 단면도이다.5 is a cross-sectional view of a hybrid base layer heterojunction dipole transistor of a semiconductor-metal-semiconductor structure according to the present invention.
제 1 반도체 기판(201) 상부에 제 1 버퍼층 박막(202), 부콜렉터층 박막(203), 콜렉터층 박막(204) 및 제 1 베이스층 박막(205)을 순차적으로 성장하여 베이스-콜렉터 접합용 제 1 에피층을 형성한다. 또한 제 2 반도체 기판(210) 상부에 제 2 버퍼층 박막(209), 부에미터층 박막(208), 에미터층 박막(207) 및 제 2 베이스층 박막(206)을 순차적으로 성장하여 에미터-베이스 접합용 제 2 에피층을 형성한다.The first buffer layer thin film 202, the sub-collector layer thin film 203, the collector layer thin film 204, and the first base layer thin film 205 are sequentially grown on the first semiconductor substrate 201 for the base-collector bonding. The first epi layer is formed. Further, the second buffer layer thin film 209, the sub-emitter layer thin film 208, the emitter layer thin film 207, and the second base layer thin film 206 are sequentially grown on the second semiconductor substrate 210 to emitter- A second epitaxial layer for base bonding is formed.
여기서 에미터(207)와 콜렉터(204)에 금지 대역폭이 큰 동일 반도체를 사용하는 이중 이종접합 쌍극자 트랜지스터 소자를 제작하는 경우에는 동일 에피 구조를 사용할 수 있다. 이러한 반도체-금속-반도체 구조의 혼성 베이스층 구조를 갖는 이중 이종접합 쌍극자 트랜지스터 소자는 에미터와 콜렉터를 서로 바꾸어서 사용할 수 있으므로 고집적 회로를 설계, 제작하는데 있어서 많은 장점을 가지게 된다.In the case where a double heterojunction dipole transistor element using the same semiconductor having a large forbidden bandwidth is used for the emitter 207 and the collector 204, the same epi structure can be used. Since the dual heterojunction dipole transistor device having the hybrid base layer structure of the semiconductor-metal-semiconductor structure can be used interchangeably with the emitter, it has many advantages in designing and manufacturing a highly integrated circuit.
여기서 제 1 및 제 2 베이스층 박막(205 및 206)은 높은 농도로 도포되어 있으므로 종래 소자의 캡층 박막(107)이 필요없이 최상위층에 위치할 수 있다. 따라서 종래의 이종접합 쌍극자 트랜지스터의 제조에서 큰 문제점 중의 하나로 지적된 베이스층 박막을 노출시키기 위한 식각이 필요치 않다.Here, since the first and second base layer thin films 205 and 206 are coated at a high concentration, the cap layer thin film 107 of the conventional device may be positioned on the uppermost layer without the need. Therefore, there is no need for etching to expose the base layer thin film, which has been pointed out as one of the major problems in the manufacturing of conventional heterojunction dipole transistors.
제 1 베이스층 박막(205)과 제 2 베이스층 박막(206) 상부에 제 1 및 제 2 베이스 전극(211 및 212)을 각각 형성한다. 제 1 베이스층 박막(205) 및 콜렉터층 박막(204), 그리고 제 2 베이스층 박막(206) 및 에미터층 박막(207)의 선택된 영역을 식각하여 베이스-콜렉터 접합 영역 및 에미터-베이스 접합 영역을 형성하면서 부콜렉터층 박막(203) 및 부에미터층 박막(208)의 표면이 노출되도록 한다. 노출된 부콜렉터층 박막(203) 및 부에미터층 박막(208) 상부에 콜렉터 전극(213) 및 에미터 전극(214)을 각각 형성한다.First and second base electrodes 211 and 212 are formed on the first base layer thin film 205 and the second base layer thin film 206, respectively. Selected regions of the first base layer thin film 205 and the collector layer thin film 204, and the second base layer thin film 206 and the emitter layer thin film 207 are etched to form a base-collector junction region and an emitter-base junction region. While forming the surface of the sub-collector layer thin film 203 and the sub-emitter layer thin film 208 is exposed. The collector electrode 213 and the emitter electrode 214 are formed on the exposed subcollector layer thin film 203 and the sub emitter layer thin film 208, respectively.
상기의 결과 구조에 제 1 및 제 2 반도체 기판(201 및 210)이 노출되도록 소자 분리 식각을 실시하여 에미터-베이스 접합 다이오드와 베이스-콜렉터 접합 다이오드를 정의한다. 전체 구조의 표면에 SiN 표면 보호막(215)을 도포한다. SiN 표면 보호막(215)의 선택된 영역을 식각하여 각각의 전극(211, 212, 213 및 214)을 노출시킨다. 전극 배선(216)을 노출된 각각의 전극(211, 212, 213 및 214)과 각기 접촉할 수 있도록 형성한다. 이어서 제 1 베이스 전극(205)과 제 2 베이스 전극(206)을 서로 마주 보도록 플립 칩 본딩과 같은 접촉 기술을 이용하여 서로 접촉(217)시켜서 반도체-금속-반도체 구조의 혼성 베이스층 구조를 갖는 이종접합 쌍극자 트랜지스터 소자를 완성한다.Device-etching is performed to expose the first and second semiconductor substrates 201 and 210 to the resultant structure, thereby defining an emitter-base junction diode and a base-collector junction diode. The SiN surface protective film 215 is apply | coated on the surface of the whole structure. Selected regions of the SiN surface protective film 215 are etched to expose the respective electrodes 211, 212, 213 and 214. The electrode wirings 216 are formed to be in contact with each of the exposed electrodes 211, 212, 213, and 214, respectively. Then, the first base electrode 205 and the second base electrode 206 are brought into contact with each other using a contact technique such as flip chip bonding so as to face each other so as to have a heterogeneous base layer structure of a semiconductor-metal-semiconductor structure. A junction dipole transistor element is completed.
종래의 이종접합 쌍극자 트랜지스터 소자에서 콜렉터 영역은 반도체 기판에 접하고 있으나 에미터 영역은 대기와 접하고 있어서 접지와 발열 현상에 의한 많은 문제를 야기하고 있다. 그러나, 본 발명의 실시 예에 의한 혼성 베이스 이종접합 쌍극자 트랜지스터는 콜렉터 영역 뿐만 아니라 에미터 영역도 반도체 기판에 접하고 있으므로 소자의 접지 문제와 발열 문제로 인한 문제점을 상당 부분 해결할 수 있다.In the conventional heterojunction dipole transistor device, the collector region is in contact with the semiconductor substrate, but the emitter region is in contact with the atmosphere, causing many problems due to grounding and heat generation. However, since the hybrid base heterojunction dipole transistor according to the embodiment of the present invention contacts not only the collector region but also the emitter region, the problem caused by the grounding problem and the heat generation problem of the device can be largely solved.
또한, 본 발명의 실시 예에 의한 혼성 베이스 이종접합 쌍극자 트랜지스터를 이용하여 고속 회로 등과 같은 고집적 회로를 설계하는 경우 에미터와 콜렉터를 자유로이 교환하여 사용할 수 있다는 장점 이외에 제 1 에피층 구조 및 제 2 에피층 구조에 회로의 수동 소자들을 자유로이 분산 배치할 수 있으므로 고집적 회로의 크기를 절반으로 감소시킬 수 있으며 이에 따라 소자 및 회로의 발열 현상도 상당 부분 해소할 수 있다.In addition, when designing a highly integrated circuit such as a high-speed circuit using a hybrid base heterojunction dipole transistor according to an embodiment of the present invention, in addition to the advantage that the emitter and the collector can be freely used, the first epi layer structure and the second epi layer may be used. By freely distributing passive elements of the circuit in a layer structure, the size of the highly integrated circuit can be reduced by half, and thus the heat generation of the elements and the circuit can be largely eliminated.
상술한 바와 같이 본 발명에 의하면 동일한 구조의 에미터-베이스 접합 다이오드와 베이스-콜렉터 접합 다이오드를 각각 제작하여 제 1 베이스층과 제 2 베이스층을 서로 접촉시킨 구조를 하고 있으므로 에피층 구조가 간단하고 공정상에서 종래와 비교할 때 많은 장점을 가지고 있으며, 베이스층의 기생 저항 성분과 베이스-콜렉터 접합 캐패시턴스 성분을 개선시킬 수 있다. 따라서 본 발명에 의하여 제조된 반도체-금속-반도체 구조의 혼성 베이스층 구조를 갖는 이종접합 쌍극자 트랜지스터는 종래의 소자와 비교하여 고속 동작 특성이 향상되도록 하였으며, 이를 이용하여 고속 회로를 설계, 제작하면 설계의 허용치가 넓어질 뿐만 아니라 극소형의 높은 성능을 가진 회로의 제작을 가능하게 한다.As described above, according to the present invention, since the emitter-base junction diode and the base-collector junction diode of the same structure are fabricated so as to contact the first base layer and the second base layer with each other, the epi layer structure is simple. Compared with the conventional one in the process, there are many advantages, and the parasitic resistance component and base-collector junction capacitance component of the base layer can be improved. Therefore, the heterojunction dipole transistor having the hybrid base layer structure of the semiconductor-metal-semiconductor structure according to the present invention has improved high-speed operation characteristics compared with the conventional device, and the high-speed circuit is designed and manufactured by using the same In addition to wider tolerances, it also enables the fabrication of extremely high performance circuits.
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