KR100275226B1 - 삽입된 수직 블랭킹을 갖는 오토픽스 회로 - Google Patents

Abstract

비디오 신호 프로세싱 시스템은 수직 블랭킹 구간동안 오토픽스(49-51) 귀환루프에 블랭킹을 도입하기 위해 선택적으로 인에이블되는 블랭킹 네트워크(블랭크 네트워크)를 포함한다. TV 시스템은 색신호(r;g;b)에 응답하는 콘트라스트 제어 구간(13r; 13g; 13b)을 포함하는데, 이 제어 구간의 출력은 휘도제어 구간(15r; 15g; 15b)에 결합된다. 휘도 제어 구간의 출력은 합성 수단(47)을 통하여 합성되어서 디스플레이될 이미지의 루미넌스 성분을 표시하는 "합성 신호"(SUMY)를 생성한다. 수직 블랭킹(리트레이스) 구간동안 "블랭크"되지 않은 "합성신호"는 피크 검출기(49) 및 비교기(50)를 포함하는 귀환루프를 통하여 콘트라스트 제어 구간의, 색 신호에의 그 응답을 제어하기 위한 입력부(13)에 결합된다. 선택적으로 인에이블된 블랭킹 네트워크 귀환루프내에 있는 피크 검출기의 입력부에 결합되어서, 수직 블랭킹 구간동안 귀환루프를 통한 "합성신호"의 전파를 제한한다.

Description

삽입된 수직 블랭킹을 갖는 오토픽스 회로

제1도는 종래 기술의 TV 시스템의 일부분에 대한 블록도.

제2도는 본 발명에 따른 TV 시스템의 일부분에 대한 블록도.

제3도는 본 발명을 구현하는 회로의 개략도.

제4도는 제3도 회로와 관련되는 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 비디오 신호 프로세싱 채널(매트릭스)

13r, 13g, 13b : 콘트라스트 제어부

19 : 수상관 47 : 합성기 회로

49 : 피크 검출기 100, 104 : 에미터 폴로어 스테이지

102 : 피크 검출기 스테이지 106 : 비교기 스테이지

108 : 블랭킹 회로 115 : 가감 저항기

Q1, Q2 : NPN 바이폴라 트랜지스터

Q3, Q4, Q8 : PNP 트랜지스터

Q6, Q7 : NPN 트랜지스터

Q10 : 분로용 트랜지스터

본 발명은 텔레비전 수상기 또는 모니터의 콘트라스트 제어용 장치, 특히 텔레비전 수상기 또는 모니터의 자동 콘트라스트 제어용 장치에 관한 것이다.

현대 텔레비전 시스템에서 재생된 이미지의 콘트라스트 및 휘도를 자동적으로 제어하는 것이 공지되어 있다. 예컨대, 콘트라스트를 자동 제어하여 "화이트 스폿 블루밍(white spot blooming)"을 억제하는 TV 시스템은, 「자동 콘트라스트 및 "화이트 스트레치" 처리부를 구비한 동적 비디오 시스템」 이라는 제목하에 윌리엄 에이 라고니(William A Lagoni)에 의해 특허 허여되고 본 출원의 양수인에게 양도된 USP 제5,003,394호에 기술되어 있다. 자동 콘트라스트 제어부("오토픽스(autopix)" 라고도 언급되는데, 여기서 "픽스"는 "화상(picture)" 의 약어이다)는 블루밍으로 인한 가장 밝은 부분(화이트) 영역에서의 상세 첨예도의 손실을 막는 반면에, 신호, 피크가 블루밍 임계값 이하일 때 높은 콘트라스트(주관적으로 휘도) 이미지를 허용한다.

현대 TV 시스템에 사용되는 자동 콘트라스트 제어 회로가 제1도에 도시되어 있다. 명확하게 하기 위해, 본 발명의 논의에 관련된다고 간주되는 TV 시스템 부분들만이 제1도에 도시되어 있다. 제1도에 관련하여, 수상기 제어부(7)에 의해 제어되는 화상 내 화상(picture in picture : PIP) 프로세서(5)에 각각 결합되는 주 및 보조 비디오 입력부(1, 3)가 도시되어 있다. PIP 프로세서(5)는 루미넌스 회로(9) 및 크로미넌스 회로(11)에 신호(C, Y)를 제공한다. 루미넌스 및 크로미넌스 회로(9, 11)의 출력은 각각 매트릭스(10)에 가해지고, 매트릭스의 출력은 콘트라스트 제어부(13r,13b, 13g)의 각 입력부에 가해지는 적(r), 청(b) 및 녹(g)색 신호이다. 콘트라스트 제어부(예컨대 13r, 13b, 13g)는 적(r), 청(b) 및 녹(g)색 신호에 응답하고, 그것의 출력들은 휘도 제어부(예컨대 15r, 15b, 15g)에 가해지며, 또 휘도 제어부의 출력은 여진기(예컨대 17r,17b,17g)를 통하여 수상관(예컨대, 19)에 가해진다.

자동 콘트라스트 제어 장치는 휘도부의 출력으로부터 "합성" 신호 (예컨대 SUMY)를 유도하는 합성기 회로(47)를 포함한다. 본 명세서 및 첨부된 특허청구범위에서 사용되는 합성 신호(즉, SUMY)는 디스플레이된 이미지의 루미넌스 성분을 표시한다. 그러면, 합성 신호(SUMY)는 피크 검출기(49) 및 비교기(50)를 통하여 프로세스되며, 프로세스된 출력이 버퍼(51)를 통하여 TV 시스템의 콘트라스트 제어부(13r, 13b, 13g)의 제어 입력부에 귀환된다. 피크 검출기(49), 비교기(50) 및 버퍼(51)로 구성된 오토픽스 루프는 콘트라스트 제어부의 이득을 결정하는 콘트라스트 제어부의 제어 입력부(단자 13)와 합성기 회로(47)의 출력부(단자 14) 사이에 결합되는 귀환 루프로 규정짓는다.

매트릭스(10), 콘트라스터 제어부(13r, 13b, 13g), 휘도 제어부(15r, 15b , 15g) 및 합성기 회로(47)는, 예컨대 도시바 코오포레이숀으로부터 입수 가능한 TA7730과 같은 동일 집적 회로(IC)상에 형성되는 것이 주목되어야 한다. 1 개 IC 상에 형성되는 회로의 결과로서 IC로의 입력 및 IC로부터의 출력은 미리 정해져서 있기 때문에 쉽게 조절되지 않는다.

제1도에서 도시되는 형태의 TV 시스템이 갖는 문제점은 오토픽스 귀환 루프와 관련되는 약간의 불안정성이 수상관상에 디스플레이되는 이미지에 외란(예컨대 플러터(flutter))을 야기시킬 수 있다는 것이다.

사실상, 상기와 같은 문제점은 여러가지 다른 동작 모드동안 수상관(19)을 통해 디스플레이되는 이미지의 간헐 플러터링이 관측된다는 점에서, 제1도에 도시된 형태의 회로를 포함하는 TV 시스템 동작에서 지적되었다. 예컨대 PIP 시스템에서 유효한 특성을 사용하지만, 작은 화상의 이동, 프리징, 신장 및 수축 동안과 큰 화상의 팽창, 이동, 프리징 및 줌잉(zooming)동안 플러터링이 나타난다. 출원인은 문제점이 오토픽스 귀환 루프내의 추축되는 불안정성 때문이 아니라는 것을 인지했다. 오히려 출원인은 합성 출력 신호(SUMY)가 수직 리트레이스 동안 "블랭킹(blanking)" 되지 않았고, 수직 블랭킹(리트레이스) 구간 동안 오토픽스 귀환 루프내에 삽입된 무관하고 불필요한 신호를 포함하며, 이들 신호가 관측된 플리커를 야기시킨다는 것을 인지했다.

또한, 출원인은 합성 출력 신호(SUMY)가 IC 내에서 생성되기 때문에, 칩상에서 생성된 합성 신호는 IC를 변형시키지 않고는 쉽게 또는 즉시 변경될 수 없다는 것을 인지했다.

본 발명은 부분적으로 상술한 문제점의 원인에 대한 인지 및 그 문제점을 개선하기 위한 회로에 있다.

본 발명을 구현하는 TV 시스템에서, 회로는 콘트라스트 제어(오토픽스) 귀환 루프에 결합되어 수직 블랭킹 구간 동안 합성 신호의 전파를 제한한다.

오토픽스 귀환 루프를 통한 합성 신호의 전파는 루프의 출력부의 신호를 크게 파열시키지 않고도 제한(감쇠 및/또는 억제)된다.

특정 실시예에서, 수직 블랭킹 구간 동안 피크 검출기 입력부에 통상적으로 가해지는 합성 신호가 크게 감쇠되기 때문에, 피크 검출기는 합성 신호에 응답하지 않거나 또는 극미하게 응답한다. 따라서, 피크 검출기의 출력 및 오토픽스 귀환 루프의 출력은 수직 블랭킹 구간 동안 매우 적게 변화한다.

첨부 도면에서 동일한 참조 부호는 동일한 구성 요소를 표시한다.

본 발명을 구현하는 TV 시스템은 제2도에 도시되어 있다. 제2도의 시스템은 수직 블랭킹 신호에 의해 구동되는 블랭킹 회로(108)가 피크 검출기(49)에 결합되어 있는 것을 제외하고는 제1도의 TV 시스템과 동일하다. 피크 검출기(49)는 "귀환을 갖는 피크 검출기"라는 제목하에 지.에이.휘틀레지(G.A.Whitledge)에게 특허 허여된 USP 제4,937,670호에 기술된 형태일 것이다. 이러한 피크 검출기는 비교적 빠른 충전 시정수 및 비교적 긴 방전 시정수를 갖는다. 즉, 피크 검출기(49)는 "피크" 신호(즉, 저장값보다 큰 진폭의 입력 신호)에 비교적 빨리 응답하고 비교적 긴시간 구간동안 그 값을 보유하는 형태이다. 이하에서 상술되는 바와 같이, 수직 블랭킹 신호가 나타날 때 제어 회로(108)가 동작되고, 피크 검출기(49)의 입력부에 가해지는 SUMY 신호는 크게 감쇠된다. 따라서, 피크 검출기는 수직 블랭킹 구간 동안 피크 검출기의 입력부 가해지는 SUMY 신호값에 응답하지 않거나 또는 극미하게 응답한다. 그러므로, 수직 블랭킹 구간동안 피크 검출기의 입력부에 가해지는 신호를 크게 감쇠시킴으로써, 그 출력은 수직 블랭킹 구간 동안내내 비교적 일정한값을 유지하는 경향이 있다. 결국, SUMY 신호의 일부로서 나타나는 변화들은 수직 블랭킹 구간 동안 귀환 루프를 따라서 전송되지 않는다.

본 발명의 이러한 특성 및 다른 특성은 블랭킹 회로(108), 피크 검출기(49),비교기(50) 및 버퍼(51)가 개략적으로 도시되어 있는 제3도, 제4도에 도시된 파형을참조하여 더 잘 설명될 것이다.

이제 제3도를 참조하면, 여기에는 SUMY로 표시되는 "합성" 신호가 생성되는 단자(14)가 도시되어 있다. SUMY 신호는 약 4.75 볼트의 페디스틀(pedesel) 상에 겹쳐지는 약 4·25 볼트의 최대 진폭을 갖는 펄스로서 나타날 것이다. SUMY 신호는 에미터 폴로어 스테이지(emitter follower stage)(100)를 통하여 피크 검출기 스테이지(102)에 결합되며, 피크 검출기 스테이지의 출력부는 에미터 폴로어 스테이지(104)를 통하여 비교기 스테이지(106)의 입력부에 결합된다. 비교기(106)의 출력은 콘트라스트 제어용 트랜지스터(Q8)의 도전율을 제어한다. 스테이지(100, 102)는 통상적으로 제2도의 피크 검출기(49)에 대응하고, 스테이지(104, 106)은 통상적으로 비교기(50)에 대응하며, Q8은 제2도의 버퍼(51)에 대응한다. 제3도에서 오토픽스 블랭킹 회로(108)는 피크 검출기(102)의 입력부에 접속되어 수직 블랭킹 구간동안 오토픽스 루프에 "블랭킹" 신호를 인가한다. 이하에서 상술되는 바와 같이, 블랭킹 회로(108)는 수직 블랭킹 구간동안 피크 검출기(102)에 가해지는 SUMY 신호를 감쇠 및 억제하는 기능을 한다.

SUMY 신호가 입수 가능한 단자(14)는 에미터 폴로어 스테이지(100)의 입력부(99)에 접속된다. 에미터 폴로어 스테이지(100)는 입력 노드(99)와 NPN 바이폴라 트랜지스터(Q1)의 베이스 사이에 접속되는 저항기(R1)를 포함하고, 바이폴라 트랜지스터(Q1)의 콜렉터는, 예컨대 +12 볼트의 Vcc 볼트의 전위가 가해지는 전력 단자(90)에 접속된다. Q1의 에미터는 저항기(R2) 및 초크(choke)(L1)의 직렬 결합을 통하여 노드(101)에 접속된다. L1과 함께 여과 동작을 하는 커패시터(C1)는 노드(101)와 접지부 사이에 접속된다. 스테이지(100)의 출력부로서 제공되는 노드(101)는 피크 검출기(102)의 입력부에 접속된다. 피크 검출기 스테이지(102)는, 베이스가 노드(101)에 접속되고, 콜렉터가 PNP 트랜지스터(Q3)의 베이스 및 저항기(R3)의 일단부에 접속되는 NPN 바이폴라 트랜지스터(Q2)를 포함한다. R3의 타단부는 전력 단자(90)에 접속되고, Q3의 에미터는 저항기(R4)를 통하여 단자(90)에 접속된다. Q3의 콜렉터에 접속된 노드(92)에 Q2의 에미터가 접속되고, 이 노드에는 또한 저항기(R5)의 일단부 및 커패시터(C2)의 한 플레이트가 접속된다. 커패시터(C2)의 나머지 플레이트는 접지 전위로 리턴된다. 저항기(R5)는 노드(92)와 노드(103) 사이에 접속되고, 저항기(R6)는 노드(103)와 접지부 사이에 접속된다. 노드(103)에서 나타나는 피크 검출기(102)의 출력부는 에미터 폴로어 스테이지(104)의 입력부에 접속된다. 에미터 폴로어 스테이지(104)는 PNP 트랜지스터(Q4)를 포함하는데, 이 PNP 트랜지스터는 에미터 폴로어로서 동작되고, 그 트랜지스터의 베이스는 노드(103)에, 콜렉터는 접지부에, 에미터는 노드(105)에 접속되며, 이 노드(105)는 에미터 폴로어 스테이지의 출력 노드로서 제공된다. 저항기(R7)는 노드(105)와 단자(90) 사이에 접속된다. 노드(105)는 비교기 스테이지(106)의 입력부(Q6의 베이스)에 접속된다. 비교기 스테이지(106)는 베이스가 노드(105)에 접속되고 콜렉터가 출력 노드(107)에 접속되고, 그리고 에미터가 저항기(R8)로 통하여 노드(112)에 접속되는 NPN 트랜지스터(Q6)를 포함한다. 저항기(R9)는 노드(112) 및 접지부 사이에 접속되고, 부하 저항기(R10)는 출력 노드(107)에서의 Q6의 콜렉터와 전력 단자(90) 사이에 접속된다. 또한, 비교기(106)는, 에미터가 다이오드(Dl)를 통하여 노드(112)에 접속되고, 콜렉터가 전력 단자(90)에 접속되고, 그리고 베이스가 여기서 VAL로서 표시되는 바이어스 전압이 가해지는 바이어스점(114)에 접속되는 NPN 트랜지스터(Q7)를 포함한다. VAL은 오토픽스 레벨 전압이고, 오토픽스 동작용 비교 레벨을 제어하도록, 예컨대 공장에서 자동 시험 장치를 통하여 조절된다. Q7의 베이스에서의 전압(VAL)은 가감 저항기(115)에 의해 설정되어 오토픽스 루프가 피크 화이트 리미터로서 효율적으로 제공될 때의 값(임계 값)을 제어한다. 비교기(106)의 출력 노드(107)는, 여기서 콘트라스트 제어용 트랜지스터로서 언급되며 단자(13)로의 전류 및 전압을 변화시키는 가변 저항기로서의 기능을 하는 PNP 트랜지스터(Q8)의 입력부 (베이스)에 접속된다.

만약 VAL이 +12V로 또는 그에 근접하게 설정되면, Q7은 Q6를 항상 턴오프되게 유지시키고 트랜지스터(Q8)는 항상 턴오프될 것이다. Q8이 턴오프되면 오토픽스 루프를 통한 귀환이 없고 콘트라스트 제어부의 개(開)루프 이득의 조절 또는 감쇠가 없다. 만약 VAL이 낮게(제로 볼트로 또는 그에 근접하게) 설정되면 오토픽스는 일정하고 연속적인 귀환 제어를 허용할 것이다. VAL의 값은 단자(14)에서의 SUMY 신호의 최대 진폭이 약 3.5 볼트와 같게 되도록 하는 값으로 보통 정해진다.

블랭킹 회로(108)는, 콜렉터가 노드(101)에 접속되고, 에미터가 저항기(R11, R12)의 일단부에 접속되는 NPN 바이폴라 트랜지스터(Q10)를 포함한다. 저항기(R11)의 타단부는 Vcc로 리턴되고, 저항기(R12)의 타단부는 접지부로 리턴된다. 저항기(R11, R12)는 전압 분할기로서 동작하여 Q10의 에미터 전압을 설정한다. Q10의 베이스는 저항기(R13)를 통하여 입력 단자(109)에 접속되어 있고, 이 입력 단자(109)에는 수직 블랭킹 신호(Vl3S)가 인가된다.

제3도 회로의 정상 동작에서, 단자(14)에 나타나는 SUMY 신호는 에미터 폴로어(Q1, R2)를 통하여 Q2의 베이스에 결합된다.1 VBE 드롭(즉, Q1의 베이스 대 에미터 드롭) 이하의 SUMY 신호가 Q2의 베이스에 가해지는 것으로 가정된다. 휘틀레지에게 특허 허여된 USP 제4,937,670호에서 상술되는 바와 같이, Q2는 Q3와 결합하여 커패시터(C2)를 2 VBE 드롭(즉, Q1, Q2의 베이스 대 에미터 드롭)이하의 SUMY 전압과 같은 값으로 매우 빠르게 충전시키도록 작동한다. C2가, 예컨대 10 마이크로패럿(μF)과 같을 것이고, 저항기(R5, R6)가 각각 약 30 킬로오옴 및 70 킬로 값을 갖는 다는데 주목하라. 그러므로, C2-R5-R6 네트워크의 방전 시정수는 약 1초와 같다. 결국, 노드(92)는 매우 빠르게(Q1, Q2, Q3를 통하여) SUMY 값(2VBE 이하)으로 충전하지만 비교적 느리게 방전한다. 저항기(R5, R6)가 전압 분할기로서 작동하여 노드(92)에서의 전압의 약 70% 가 노드(103)에서 나타난다. 노드(103) 에서의 전압은 에미터 폴로어 트랜지스터(Q4)의 베이스에 가해지며, Q4는 노드(103)에서의 전압을 노드(105)에서 재생시키도록 동작하는 힌편, Q4의 VBE 만큼까지 신호를 상향 레벨 이동시킨다. 그런 다음, Q4의 에미터에서의 전압은 Q6의 베이스에 가해지며, Q6의 전압을 Q7의 베이스에 가해지는 바이어스 전압(VAL)와 비교한다.

Q6의 베이스에서의 전압이 Q7의 베이스에서의 전압(다이오드(Dl)에 기인한 -1 VBE)보다 크면, Q6는 도통되어 전류가 R10을 통해서 그리고 Q8의 베이스로부터 흐르도록 한다. 그런 다음, Q8로부터의 베이스 전류는 에미터 대 콜렉터 전류가 증폭되어 Q8을 통해 흐르게 한다. 에미터 대 콜렉터 전류를 야기하면서 증폭된다. 에미터 폴로어로서 동작하는 Q8을 통하는 증가된 전류는 콘트라스트 전압 레벨을 감소시켜서 TA7730칩 내에 전파되는 콘트라스트 신호를 조절(TA7730의 이득을 감소시킴)하고, 단자(14)에 나타나는 SUMY 신호의 진폭을 변화(감소)시킨다.

상술한 바와 같이 출원인의 발명을 구현하는 회로가 없을 경우, 상술한 회로를 통합한 TV 시스템에서 화상의 간헐 플러터링이 발생된다고 언급되어 있다. TA7730 칩을 사용하는 TV 시스템에서 관측되는 플러터 문제가 오토픽스 루프의 불안정성에서 비롯된 것이 아니다라는 것을 인지했다. 오히려, 출원인은 문제점이, 예컨대 수직 블랭킹 구간과 같은 블랭킹 구간 중에 SUMY 신호에 나타나는 불필요한 신호에서 비롯된다는 것을 인지했다. 즉, SUMY 신호는 수직 블랭킹(리트레이스) 구간동안 블랭킹되지 않는다. 출원인은 수직 블랭킹 구간동안, 디스플레이되고 있는 화상의 내용과 무관한 신호가 SUMY 출력 단자(14)에 나타나는 것을 인지했다. 이러한 신호들이 루프내로 삽입되었을 때, 수상관(19)상에 디스플레이 되고 있는 화상과 일치하지 않는 콘트라스트 레벨 제어의 변화를 야기시킴으로써 오토픽스 루프의 외관상 불규칙한 동작을 야기할 수 있다.

따라서, 본 발명은 수직 블랭킹 구간 동안 발생하는 신호가 오토픽스 루프내로 삽입하는 것을 막기 위한 회로에 관한 것이다. 이것은 오토픽스 루프내에 블랭킹 네트워크(108)를 부가함으로써 달성된다. 블랭킹 네트워크는 "수직 블랭킹 신호" (VBS)로서 표시되는 입력 신호를 NPN 트랜지스터(Q10)의 베이스에 인가하는 것에 응답하여 인에이블(enable)된다. VBS 신호(TA7730 IC의 입력부에서 입수 가능한 신호)는 각 수직 블랭킹 구간동안 0 볼트에서 5 볼트로 전환되는 펄스를 포함한다. VBS 신호는 보통 제로 볼트 상태에 있는데, 이 상태에서 오토픽스 "블랭킹"트랜지스터(Q10)는 턴오프되고 오토픽스 회로에 장하하거나 영향을 끼치지 않는다. VBS 신호가 "하이" (즉, 5 볼트 또는 그에 근접한 값)일 때 베이스의 전압이 그 에미터에서의 전압보다 크면 도통하게 되는 트랜지스터(Q10)는 턴온된다. Q10의 에미터에서의 전압은 분할기 네트워크를 형성하는 저항기(R11, R12)에 의해 설정된다. 특정 실시예에서, 저항기(R11)는 820옴으로, 저항기(R12)는 390옴으로 선택되어 Q10의 에미터에서 약 3.8볼트의 전압을 생성한다. 이 조건에서, Q10은 그 베이스에서의 전압이 3.8 볼트이상의 VBE일 때 턴온되고, 그 베이스 전압에 가해지는 전압이 그 레벨 이하일 때 턴오프된다. 그러므로, VBS가 "로우"(즉, 0 볼트)일 때 Q10은 턴오프되고, VBS가 "하이" (즉 5 볼트)일 때 Q10은 턴온된다.

블랭킹 네트워크(108)는, Q10이 턴온되었을 때 Q2의 베이스(피크 검출기(102)의 입력부)가 접지라기 보다는 오히려 어떤 최소 전압(VMIN)으로 확실히 강하하게 되도록 설계되어 있다. 제3도 실시예에서, VMIN은 약 3.86 볼트와 같다. Q2에미터의 최대 전압이 8 볼트에 가까우므로, Q2의 베이스를 VMIN(즉, 3.86 볼트)의 최소 전압으로 유지시킴으로써 Q2로 하여금 파괴 및/또는 지나치게 역바이어스되는것을 막는다.

신호(SUMY)에 대한 그것의 영향에 관하여 말한다면, Q10의 턴온은 Q1을 통하여 Q2의 베이스에 결합되는 입력 신호를 감쇠시키고, 신호가 겹쳐지는 페디스틀을 낮추는 기능을 한다. 그러므로, 감쇠된 신호는 Q2의 도통을 야기할만한 충분한 진폭을 가지지 못하므로 억제될 것이다. 수행된 실제 작동은 입력 SUMY 신호의 진폭과, 앞서 검출되고 Q2의 에미터에서 C2를 통하여 노드(92)에 저장되어 있는 피크 신호값에 의존한다.

Q10이 턴온되면, Q1을 통하여 결합되는 신호는, Q10이 노드(101)와 접지부 사이에 저임피이던스 저항기를 결합시키는 기능을 하기 때문에 크게 감쇠된다. 예컨대, R11 및 R12가 각각 820 및 390옴인 경우, (R11 x R12)/(R11 + R12)와 같은 Q10의 에미터 회로의 등가 임피이던스(Ra)는 약 260옴으로 계산될 것이다. Q10이 턴온되면, Q1의 에미터에서의 신호(SUMY-VBE)는 노드(101)에서 Q2의 베이스에 가해졌을 때 약 R/(Ra+R2)와 같은 비율로 감쇠된다. R2가 1킬로오옴 정도이고 Ra가 260옴 정도이면, 감쇠율은 약 260/1260 = 0.2 이다. 그러므로 Q1의 에미터에서의 SUMY 신호는 Q2의 베이스에 결합되었을 때 약 5의 계수만큼 감쇠될 것이다.

SUMY 신호의 감쇠 및 페디스틀의 강하는 게4도의 파형도를 참조하여 잘 설명될 것이다. 예컨대, 제4A도에 도시된 바와 같이 단자(14)에서의 SUMY 신호는 4.75 볼트의 페디스틀상에 겹쳐지는 4.25 볼트의 최대 진폭을 갖는 펄스이다. 제4B도에 도시된 바와 같은 정상 동작에서, SUMY 신호로 인해 생기는 노드(101)(V101)에서의 전압은 (약)4.1 볼트의 페디스틀상에 겹쳐지는 (약)4.25 볼트의 최대 진폭을 갖는 펄스일 것이다. Q10이 턴온되면, 노드(101)에서의 페디스틀(즉 dc 레벨)은 VMIN으로 강하되고, 신호 진폭은 제4C도에 도시된 바와 같이 감쇠된다. 상술된 R2, R11 및 R12의 값과 제4A도의 최대 SUMY 신호에 대하여, 노드(101)에서의 페디스틀(즉, dc 레벨)은 4.1 볼트에서 3.86 볼트의 VMIN으로 전압 강하될 것이고, 신호 펄스의 최대 진폭은 그 이상인 0.88 볼트일 것이다. 노드(101)에서의 "정상" 페디스틀이 4.1 볼트이므로, "블랭킹" 회로(108)의 Q10이 턴온되면 페디스틀의 dc 레벨 및 그 페디스틀 상에 겹쳐지는 신호가 강하(또는 아래로 이동)되는 것이 명백해진다. 그러므로, SUMY가 최대 레벨에 있다고 가정하면, 0.64 볼트인 최대 신호는 노드(101)에서 입수 가능하며 수직 블랭킹 동안 피크 검출기(102)를 통해 전파한다. 4.1 볼트 페디스틀상에 겹쳐지는 제로 볼트 신호 상태가 극도의 "블랙" 상태를 나타낸다는 것이 또 인지된다. 그러므로, Q2의 에미터는 보통 4.1 볼트 이상인 Q2의 베이스 전압에 대응하는 레벨로 충전될 것이다. 즉, Q2의 에미터는 4∼5 볼트 전압으로 충전될 것이고, Q2를 턴온시키는데 4.65∼5.65 볼트의 전압이 필요할 것이다. 그러므로, Q10이 턴온되면 노드(101)에서의 불필요한 신호는 크게 감쇠되어서, 노드(92)에 앞서 존재하던 전압을 외란시킬 만큼의 충분한 진폭을 통상적으로 갖지 않을 것이다. 또한, 노드(92)에서의 전압이 비록 다소 증가하더라도, 외란 전압은 Q6 및/또는 Q8을 도통시킬 만큼 충분한 진폭을 갖지 못할 것이다.

그러므로, 블랭킹 회로(108)는 수직 블랭킹 구간동안 SUMY에 나타나는 신호를 최소화시키거나 또는 억제하는 기능을 한다. 수직 블랭킹 구간이외의 시간에서, 블랭킹 회로는 회로에 장하하지 않고 오토픽스 루프의 운전상에 사실상 아무런 영향(약간의 사소한 용량성 장하를 제외하고는)도 미치지 않는다.

노드(92, 103)에서, 피크 검출기의 출력 신호는 매우 느리게 감쇠하므로, 1.27ms 동안 지속되는 수직 블랭킹 구간 동안 검출기로의 입력을 "블랭킹" 하는 것은 검출기의 출력값에 아무런 중대한 영향을 끼치지 않는다. 그러므로, 회로내 블랭킹 회로(108)를 이용하여, 귀환 루프를 따라 전송하는 신호는 그 구간 동안 수직 블랭킹 구간이전에 가졌던 레벨을 유지하려고 할 것이다. 그러므로, 어떤 다른 포인트가 아닌 검출기 스테이지(100)로의 입력을 "블랭킹"하는 것에 의해 불필요한 신호가 루프를 통해 전파하는 것을 억제하는 동안에 루프는 본질적으로 정적 상태로 남아 있는 것이 명맥해진다. 그러나, "블랭킹" 신호는 루프의 다른 포인트에도 결합되어 소망의 결과를 가져올 수 있는 것이 명맥해진다.

본 발명은 특정 회로 구성 및 바이폴라 트랜지스터를 사용하여 설명되었다. 본 발명은 다르게 구성된 피크 검출기 및 비교기와, 형태 및 도전율이 다른 트랜지스터(예컨대 MOS 트랜지스터)를 사용하여 실행될 수 있을 것이다.

본 발명은 수직 블랭킹 동안의 "블랭킹" 에 대하여 설명했다. 그러나, 본 발명에서 사용되는 블랭킹 회로(108)는 블랭킹 회로(108)에 수평 블랭킹 신호를 가함으로써 수평 블랭킹 구간 동안에 작동될 수 있다는 것이 명백해 진다.

Claims (4)

1. 블랭킹 구간 및 이미지 구간을 포함하는 비디오 신호(r-y; g-y; b-y; y)를 프로세스하기 위한 비디오 신호 프로세싱 채널(10)과;

   상기 비디오 신호 프로세싱 채널에 결합되어 임계 레벨을 초과하는 상기 비디오 신호의 피크 레벨을 검출하는 피크 검출기(49)와;

   상기 비디오 신호 프로세싱 채널에 결합되어, 상기 검출된 피크 레벨에 응답하여 상기 비디오 신호의 콘트라스트 파라미터를 제어하는 콘트라스트 제어부(13r; 13g; 13b)로 구성된 비디오 신호 프로세싱 시스템에 있어서,

   상기 콘트라스트 제어부가 상기 블랭킹 구간중 일부분 동안 상기 검파된 피크 레벨에 응답하는 것을 억제시키는 수단(블랭크 네트워크)을 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
2. 제1항에 있어서,

   상기 비디오 신호 프로세싱 채널은 복수의 색신호(r; g; b)를 생성하고;

   상기 복수의 색신호를 합성하여 합성 신호(SUMY)를 생성하는 수단(47)을 추가로 포함하며;

   상기 피크 검출기(49)는 상기 합성 신호를 수신하도록 결합되어 상기 합성신호의 상기 피크 비디오 신호 레벨을 검출하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
3. 제2항에 있어서,

   상기 피크 검출기(49)는, 베이스에는 상기 합성 신호에 응답하는 신호가 가해지고 에미터에서는 상기 합성 신호에 대응하는 진폭을 갖는 신호가 생성되는 제1 트랜지스터(제3도에서 Q1)를 포함하고,

   상기 억제 수단(블랭크 네트워크)은, 상기 제1 트랜지스터의 베이스와 비교적 고정된 전위(접지)의 포인트 사이에 접속되어 있는 전도 경로를 가지며 상기 일부의 수직 블랭킹 구간 동안 상기 제1 트랜지스터에 공급되어 증폭된 상기 합성 신호의 일부분을 분로하는 분로용 트랜지스터(Q10)를 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
4. 제3항에 있어서,

   상기 분로용 트랜지스터(Q10)의 베이스에는 상기 수직 블랭킹 구간의 발생을 나타내는 신호(VBS)가 가해지고;

   상기 분로용 트랜지스터의 상기 전도 경로는 상기 제1 트랜지스터와 저항 네트워크(R11, R12) 사이에 접속되는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.