KR100272551B1 - Input buffer circuit, that is able to be controlled driver size - Google Patents
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Abstract
본 발명은 집적 회로(IC)에 있어서, 특히 웨이퍼(Wafer) 공정 후에도 드라이버 사이즈 조절이 가능한 입력 버퍼 회로에 관한 것으로, 다수의 pMOS와, 상기 다수의 pMOS와 각각 직렬로 연결되는 다수의 nMOS를 포함하는 다수의 드라이버를 구비하며, 상기 다수의 드라이버의 사이즈(Size)에 따라 입력되는 신호가 일정 레벨의 전압 범위(VIH, VIL)를 갖는 신호로 출력되는 입력 버퍼와, 다수의 드라이버의 사이즈(Size)를 조절하기 위한 제어 신호가 출력되는 제어 회로로 구성되어, 불량 분석시 원하는 전압 범위(VIH, VIL) 레벨이 되는 드라이버 사이즈를 쉽게 결정할 수 있음으로 인해 여러 번의 마스크 수정(Mask Revision)을 행하는 수고를 덜 수 있으며, 웨이퍼(Wafer) 공정상 생길 수 있는 변수에 따라 야기되는 MOS 정수의 변화로 인해 드라이버 능력이 달라지게 되는 경우에도 드라이버 사이즈를 조정할 수 있음으로 Fail Chip을 Good Chip으로 바꿀 수 있는 드라이버 사이즈 조절이 가능한 입력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an input buffer circuit in which driver size is adjustable even after a wafer process in an integrated circuit (IC), and includes a plurality of pMOSs and a plurality of nMOSs connected in series with the plurality of pMOSs, respectively. And a plurality of drivers, wherein an input buffer in which a signal input according to the size of the plurality of drivers is output as a signal having a voltage level VIH and VIL of a predetermined level, and sizes of the plurality of drivers. It is composed of a control circuit that outputs a control signal to adjust), and it is possible to easily determine the driver size to be the desired voltage range (VIH, VIL) level during the failure analysis, thereby making it difficult to perform multiple mask revisions. If the driver capability is changed due to the change of MOS constant caused by variables that can occur in the wafer process. The driver can adjust the size relates to Fail Chip to an input buffer circuit capable of driver size adjustment that can change the Good Chip.
Description
본 발명은 집적 회로(IC)에 있어서 입력 버퍼 회로에 관한 것으로, 특히 웨이퍼(Wafer) 공정 후에도 드라이버 사이즈 조절이 가능한 입력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer circuit in an integrated circuit (IC), and more particularly to an input buffer circuit capable of adjusting the driver size even after a wafer process.
도 1은 종래 기술에 따른 입력 버퍼 회로의 기본적인 구성을 나타낸 블록구성도이다.1 is a block diagram showing the basic configuration of an input buffer circuit according to the prior art.
도 1을 참조하여 설명하면, 집적 회로(IC)로부터 신호를 받아 입력 버퍼A(2)에 전달하는 패드(PAD)(1)와, 패드(PAD)(1)로부터 입력되는 신호를 내부 회로(3)에 전달하는 nMOS 및 pMOS가 직렬로 연결되어 있는 드라이버로 구성된 입력 버퍼A(2)로 구성된다.Referring to FIG. 1, a pad PAD 1 that receives a signal from an integrated circuit IC and transmits the signal to the input buffer A 2, and a signal input from the pad PAD 1 are internal circuits. It consists of an input buffer A (2) consisting of drivers connected in series with nMOS and pMOS delivered to 3).
여기서, 내부 회로(3)에 전달되는 신호는 내부 회로(3)가 하이(High)와 로우(Low)로 구별할 수 있는 제한된 전압 범위(VIH, VIL)안에 있도록 조절해야 한다.Here, the signal transmitted to the internal circuit 3 must be adjusted so that the internal circuit 3 is within a limited voltage range VIH, VIL that can be distinguished as high and low.
그러기 위해서는 드라이버의 각 MOS의 사이즈를 적당히 조절하여 상기 제한된 전압 범위(VIH, VIL)에 맞추게 된다.To do this, the size of each MOS of the driver is properly adjusted to fit the limited voltage ranges VIH and VIL.
도 2는 도 1에 따른 입력 버퍼 회로의 실제 설계시 구성을 나타낸 블록구성도이다.FIG. 2 is a block diagram showing a configuration in actual design of the input buffer circuit according to FIG. 1.
도 2는 도 1에서의 전압 범위(VIH, VIL)를 맞추기 위해 드라이버의 MOS를 적당한 개수로 나누어 구성하게 된다.FIG. 2 is configured to divide the driver MOS into an appropriate number to match the voltage ranges VIH and VIL in FIG. 1.
입력 버퍼A'(11)는 드라이버를 두 개 이상의 MOS로 나누어 구성된다.The input buffer A '11 consists of dividing the driver into two or more MOSs.
그리고, 시뮬레이션(Simulation), 불량 분석 등의 결과를 토대로 하여 내부 회로(12)에서 하이(High), 로우(Low)로 구별할 수 있는 전압 범위(VIH, VIL)내에 있도록 메탈 옵션(Metal Option)을 이용하게 된다.And, based on the results of simulation, failure analysis, etc., the metal option (Metal Option) to be in the voltage range (VIH, VIL) that can be distinguished as high and low in the internal circuit 12 Will be used.
여기서, 상기 메탈 옵션(Metal Option)은 pMOS 및 nMOS의 게이트에 연결되는 배선으로 스위칭 역할을 하게 되며, 드라이버의 사이즈를 결정하기 위해 메탈 옵션이 이용되는데, 다수의 MOS가 적당히 조합되도록 이들 메탈 옵션을 스위칭 Open 또는 스위칭 Close 하게 된다.Here, the metal option (Metal Option) serves as a switching to the wiring connected to the gates of the pMOS and nMOS, the metal option is used to determine the size of the driver, these metal options are selected so that a plurality of MOS is properly combined Switching Open or Switching Closed.
상기 메탈 옵션은 경우에 따라 pMOS 및 nMOS의 드레인에 위치할 수도 있다.The metal option may optionally be located at the drains of the pMOS and nMOS.
이와 같이 도 1에서의 입력 버퍼 회로에서는 내부 회로가 하이(High) 또는 로우(Low)로 구별할 수 있는 전압 범위(VIH, VIL)로 조절할 수 있도록 드라이버의 사이즈를 변경함에 있어서, 시뮬레이션 및 테스트 결과에 의해 다수의 마스크(Mask)를 변경해야 하는 문제점이 있었다.As described above, in the input buffer circuit of FIG. 1, simulation and test results in changing the size of the driver so that the internal circuit can be adjusted to the voltage range VIH and VIL that can be distinguished as high or low are shown. There is a problem in that a number of masks need to be changed.
이를 보완하고자 한 것이 도 2에 나타낸 입력 버퍼 회로인데, 이 또한 1개의 마스크(Mask)를 수정함으로써 드라이버 사이즈 변경이 가능하게 된다.To compensate for this, the input buffer circuit shown in FIG. 2 is used. In addition, the driver size can be changed by modifying one mask.
그러나, 이 또한 웨이퍼(Wafer) 공정이 진행된 후에 드라이버 변경이 요구될 경우에는 수정이 불가능하다는 문제점이 있다.However, this also has a problem that modification is impossible if a driver change is required after the wafer process is performed.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 웨이퍼(Wafer) 공정이 진행된 후에도 드라이버 사이즈의 변경이 가능하도록 별도의 제어 회로를 구비하는 드라이버 사이즈 조절이 가능한 입력 버퍼 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide an input buffer circuit capable of adjusting a driver size having a separate control circuit so that a driver size can be changed even after a wafer process is performed. have.
상기 목적을 달성하기 위한 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로의 특징은, 다수의 pMOS와, 상기 다수의 pMOS와 각각 직렬로 연결되는 다수의 nMOS를 포함하는 다수의 드라이버를 구비하며, 상기 다수의 드라이버의 사이즈(Size)에 따라 입력되는 신호가 일정 레벨의 전압 범위(VIH, VIL)를 갖는 신호로 출력되는 입력 버퍼와, 상기 다수의 드라이버의 사이즈(Size)를 조절하기 위한 제어 신호가 출력되는 제어 회로로 구성되는 것을 특징으로 한다.In order to achieve the above object, there is provided a feature of an input buffer circuit capable of adjusting the size of a driver, including a plurality of drivers including a plurality of pMOSs and a plurality of nMOSs connected in series with the plurality of pMOSs, An input buffer in which signals input according to sizes of the plurality of drivers are output as signals having voltage levels VIH and VIL of a predetermined level, and control signals for adjusting sizes of the plurality of drivers It is characterized by consisting of a control circuit that is output.
바람직하게는 상기 입력 버퍼가 상기 다수의 pMOS와 다수의 nMOS를 포함하는 다수의 드라이버의 사이즈를 조절하기 위한 각각의 스위칭 동작을 수행하는 다수의 pMOS(P0∼Pn) 및 다수의 nMOS(N0∼Nn)를 추가하여 구비되며, 상기 스위칭 동작을 수행하는 다수의 pMOS(P0∼Pn)와 다수의 nMOS(N0∼Nn)가 각각 직렬로 연결되며, 상기 스위칭 동작을 수행하는 다수의 pMOS(P0∼Pn)는 각각의 드레인(Drain)이 상기 드라이버 pMOS의 게이트(Gate) 또는 소스(Source)와 각각 연결되며, 상기 스위칭 동작을 수행하는 다수의 nMOS(N0∼Nn)는 각각의 소스(Source)가 상기 드라이버 nMOS의 게이트(Gate) 또는 소스(Source)와 각각 연결된다.Preferably, the input buffer performs a plurality of pMOS (P0-Pn) and a plurality of nMOS (N0-Nn) to perform each switching operation for adjusting the size of the plurality of drivers including the plurality of pMOS and a plurality of nMOS ) And a plurality of pMOS (P0 to Pn) for performing the switching operation and a plurality of nMOS (N0 to Nn) are connected in series, respectively, a plurality of pMOS (P0 to Pn) for performing the switching operation ), Each drain is connected to a gate or a source of the driver pMOS, and a plurality of nMOSs N0 to Nn performing the switching operation are each sourced to the drain. It is connected to the gate or source of the driver nMOS, respectively.
또한, 상기 제어 회로가 임의의 조작에 의해 상기 드라이버의 사이즈(Size)를 결정하는 트리밍 회로부(Trimming Circuit)와, 상기 결정된 드라이버 사이즈(Size)에 따라 상기 다수의 pMOS 및 다수의 nMOS를 선택적으로 온/오프(On/Off)시키기 위한 각각의 제어 신호를 상기 입력 버퍼에 출력시키는 코딩 회로부(Coding Circuit)로 구성된다. 여기서, 상기 트리밍 회로부는 드라이버의 사이즈를 결정하기 위해 임의로 조작되는 다수의 휴즈(Fuse) 또는 드라이버의 사이즈를 결정하기 위해 임의로 조작되는 다수의 본딩 패드(Bonding Pad)를 구비하며, 상기 코딩 회로부는 상기 다수의 pMOS를 선택적으로 각각 온/오프(On/Off)시키기 위한 다수의 NAND 게이트와, 상기 다수의 nMOS를 선택적으로 각각 온/오프(On/Off)시키기 위한 다수의 NOR 게이트로 구성하게 된다.In addition, a trimming circuit that the control circuit determines the size of the driver by an arbitrary operation, and selectively turns on the plurality of pMOS and the plurality of nMOS in accordance with the determined driver size (Size). And a coding circuit for outputting each control signal for turning on / off to the input buffer. Here, the trimming circuit unit includes a plurality of fuses arbitrarily manipulated to determine the size of the driver or a plurality of bonding pads arbitrarily manipulated to determine the size of the driver, and the coding circuit unit A plurality of NAND gates for selectively turning on / off a plurality of pMOSs respectively, and a plurality of NOR gates for selectively turning on / off the plurality of nMOSs, respectively.
또한, 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로는 상기 입력 버퍼에서 출력되는 신호에 대해 전압 범위(VIH, VIL)를 검출할 수 있는 검출 회로를 추가적으로 구비하게 된다.In addition, the input buffer circuit of the driver size adjustable according to the present invention may further include a detection circuit capable of detecting voltage ranges VIH and VIL with respect to a signal output from the input buffer.
도 1은 종래 기술에 따른 입력 버퍼 회로의 기본적인 구성을 나타낸 블록구 성도.1 is a block diagram showing a basic configuration of an input buffer circuit according to the prior art.
도 2는 도 1에 따른 입력 버퍼 회로의 실제 설계시 구성을 나타낸 블록구성도.FIG. 2 is a block diagram showing a configuration in actual design of the input buffer circuit according to FIG. 1; FIG.
도 3은 본 발명에 쓰이는 입력 버퍼의 일 예를 나타낸 도면.3 is a view showing an example of an input buffer used in the present invention.
도 4는 본 발명에 쓰이는 입력 버퍼의 또다른 일 예를 나타낸 도면.4 is a view showing another example of an input buffer used in the present invention.
도 5는 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로의 기본적인 구성을 나타낸 블록구성도.5 is a block diagram showing the basic configuration of an input buffer circuit capable of adjusting the driver size according to the present invention.
도 6은 본 발명에 따른 입력 버퍼 회로의 드라이버 사이즈 조절을 위한 제어 회로의 내부 구성을 나타낸 블록구성도.Figure 6 is a block diagram showing the internal configuration of a control circuit for adjusting the driver size of the input buffer circuit according to the present invention.
도 7은 본 발명에 사용되는 제어 회로에서 트리밍 회로부의 구성을 나타낸 도면으로써,7 is a view showing the configuration of a trimming circuit unit in a control circuit used in the present invention,
a)는 휴즈를 이용하는 트리밍 회로부의 구성을 나타낸 도면.a) is a figure which shows the structure of the trimming circuit part using a fuse.
b)는 본딩 패드를 이용하는 트리밍 회로부의 구성을 나타낸 도면.b) shows the configuration of a trimming circuit section using a bonding pad.
도 8은 본 발명에 사용되는 제어 회로에서 코딩 회로부의 구성을 나타낸 도면으로써,8 is a diagram showing a configuration of a coding circuit unit in a control circuit used in the present invention.
a)는 본 발명에 따른 입력 버퍼의 내부 pMOS와 연결되는 NAND 게이트를 나타낸 도면.a) illustrates a NAND gate connected to an internal pMOS of an input buffer according to the present invention.
b)는 본 발명에 따른 입력 버퍼의 내부 nMOS와 연결되는 NOR 게이트를 나타낸 도면.b) illustrates a NOR gate connected to an internal nMOS of an input buffer according to the present invention.
도 9는 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로의 실제 구성을 상세하게 나타낸 블록구성도.Figure 9 is a block diagram showing in detail the actual configuration of the input buffer circuit capable of adjusting the driver size according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
100 : 패드(PAD) 200 : 입력 버퍼100: PAD 200: input buffer
400 : 제어 회로 410 : 코딩 회로부(Coding Circuit)400: control circuit 410: coding circuit
420 : 트리밍 회로부(Trimming Circuit)420 trimming circuit
이하, 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로에 대한 바람직한 일 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of an input buffer circuit capable of adjusting a driver size according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명에 쓰이는 입력 버퍼의 일 예를 나타낸 도면이고, 도 4는 본 발명에 쓰이는 입력 버퍼의 또다른 일 예를 나타낸 도면이다.3 is a diagram illustrating an example of an input buffer used in the present invention, and FIG. 4 is a diagram illustrating another example of an input buffer used in the present invention.
이들 도 3의 입력 버퍼B와 도 4의 입력 버퍼B'는 다음에 설명될 본 발명에 따른 드라이버 조절이 가능한 입력 버퍼 회로에 사용되며, 이들 입력 버퍼B 또는 입력 버퍼B'에는 외부에서 제공되는 신호에 의해 스위칭 동작을 하는 MOS(P0∼Pn, N0∼Nn)가 다수 추가된다.These input buffer B of Fig. 3 and input buffer B 'of Fig. 4 are used in the driver adjustable input buffer circuit according to the present invention, which will be described later, and these input buffer B or input buffer B' are externally provided signals. By this, a large number of MOSs P0 to Pn and N0 to Nn which perform switching operations are added.
도 5는 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로의 기본적인 구성을 나타낸 블록구성도이다.5 is a block diagram showing a basic configuration of an input buffer circuit capable of adjusting a driver size according to the present invention.
도 5를 참조하여 설명하면, 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로는 기본적으로 집적 회로(IC)로부터 신호를 받아 입력 버퍼(21)에 전달하는 패드(PAD)(20)와, 패드(PAD)(20)로부터 입력되는 신호를 내부 회로(22)에 전달하는 nMOS 및 pMOS가 직렬로 연결되어 있는 드라이버로 구성된 입력 버퍼(21)와, 입력 버퍼(21)의 드라이버 사이즈를 조절하기 위한 제어 회로(Control Circuit)(23)로 구성된다.Referring to FIG. 5, an input buffer circuit capable of adjusting a driver size according to the present invention basically includes a pad (PAD) 20 that receives a signal from an integrated circuit (IC) and transfers the signal to the input buffer 21. (PAD) for adjusting the driver size of the input buffer 21 and the input buffer 21 composed of a driver connected in series with an nMOS and a pMOS for transmitting a signal input from the internal circuit 22 to the internal circuit 22; It consists of a control circuit 23.
입력 버퍼(21)는 도 3과 도 4에서 보인 것과 같이 종래의 입력 버퍼의 드라이버를 구성하는 MOS에 스위칭 동작을 하는 다수의 MOS가 추가되며, 상기 추가된 다수의 MOS는 또다른 기존 MOS의 게이트 또는 드레인에 연결되어 기존 MOS의 선택 여부를 조절할 수 있도록 되어 있다.As shown in FIGS. 3 and 4, the input buffer 21 is provided with a plurality of MOSs for switching operation to the MOS constituting the driver of the conventional input buffer, and the added plurality of MOSs are gates of another existing MOS. Or connected to the drain to control the selection of the existing MOS.
상기 입력 버퍼(21)에서 스위칭 동작을 하는 다수의 MOS는 각각 제어 회로(23)에서 제공되는 각각의 신호(CP0∼CPn,CN0∼CNn)에 의해 스위칭 동작을 수행하게 되며, 이로써 입력 버퍼(21)의 드라이버 사이즈가 조절된다.The plurality of MOSs that perform the switching operation in the input buffer 21 perform the switching operation by the respective signals CP0 to CPn and CN0 to CNn provided by the control circuit 23, respectively. Driver size is adjusted.
도 6은 본 발명에 따른 입력 버퍼의 드라이버 사이즈를 조절하기 위한 제어 회로의 내부 구성을 나타낸 블록구성도이다.6 is a block diagram showing an internal configuration of a control circuit for adjusting the driver size of the input buffer according to the present invention.
도 6을 참조하여 설명하면, 제어 회로(30)의 트리밍 회로부(Trimming Circuit)(32)에서 입력 버퍼(미도시)의 드라이버 사이즈를 제어하기 위한 각각의 신호(SE0∼SEn, SEB0∼SEBn)를 코딩 회로부(Coding Circuit)(31)에 출력시키게 된다.Referring to FIG. 6, each of the signals SE0 to SEn and SEB0 to SEBn for controlling the driver size of the input buffer (not shown) in the trimming circuit 32 of the control circuit 30 is illustrated. The coding circuit 31 is output to the coding circuit 31.
코딩 회로부(Coding Circuit)(31)는 상기 트리밍 회로부(32)에서 제공되는 각각의 신호(SE0∼SEn, SEB0∼SEBn)로부터 상기 입력 버퍼(미도시)의 드라이버 사이즈를 조절하기 위한 스위칭 동작을 제어하는 각각의 신호(CP0∼CPn, CN0∼CNn)를 입력 버퍼의 다수의 MOS에 출력시키게 된다.A coding circuit 31 controls a switching operation for adjusting a driver size of the input buffer (not shown) from each of the signals SE0 to SEn and SEB0 to SEBn provided by the trimming circuit unit 32. The respective signals CP0 to CPn and CN0 to CNn are outputted to a plurality of MOSs in the input buffer.
도 7은 도 6에서 설명된 본 발명에 사용되는 제어 회로의 트리밍 회로부의 구성을 나타낸 도면으로써, 도 7a는 휴즈를 이용하는 트리밍 회로부의 구성을 나타낸 도면이며, 도 7b는 본딩 패드를 이용하는 트리밍 회로부의 구성을 나타낸 도면이다.FIG. 7 is a diagram showing the configuration of a trimming circuit section of the control circuit used in the present invention described in FIG. 6, FIG. 7A is a diagram showing the configuration of a trimming circuit section using a fuse, and FIG. 7B is a trimming circuit section using a bonding pad. It is a figure which shows a structure.
도 7a에서 휴즈(Fuse)(40)를 커팅(Cutting)했느냐? 커팅하지 않았느냐? 에 따라 트리밍 회로부의 출력 신호(SEn or SEBn)가 하이(High) 또는 로우(Low)의 값을 갖게 된다.Did you cut the fuse 40 in Fig. 7a? Didn't you cut? Accordingly, the output signal SEn or SEBn of the trimming circuit unit has a high or low value.
도 7b에서는 본딩 패드(Bonding Pad)(50)가 VCC에 연결되어 있느냐? VSS에 연결되어 있느냐? 에 따라 트리밍 회로부의 출력 신호(SEn or SEBn)가 하이(High) 또는 로우(Low)의 값을 갖게 된다.In FIG. 7B, is a bonding pad 50 connected to the VCC? Are you connected to VSS? Accordingly, the output signal SEn or SEBn of the trimming circuit unit has a high or low value.
이와 같이 트리밍 회로부에서 만들어진 각각의 신호들을 제공받은 도 6에서의 코딩 회로부는 어떤 MOS를 온/오프(On/Off)시킬 지를 결정하게 된다.As such, the coding circuit in FIG. 6 provided with the signals generated by the trimming circuit unit determines which MOS to be turned on / off.
도 8은 본 발명에 사용되는 제어 회로에서 코딩 회로부의 구성을 나타낸 도면으로써, 도 8a는 본 발명에 따른 입력 버퍼의 내부 pMOS와 연결되는 NAND 게이트를 나타낸 도면이며, 도 8b는 본 발명에 따른 입력 버퍼의 내부 nMOS와 연결되는 NOR 게이트를 나타낸 도면이다.8 is a view showing the configuration of a coding circuit in the control circuit used in the present invention, Figure 8a is a view showing a NAND gate connected to the internal pMOS of the input buffer according to the present invention, Figure 8b is an input according to the present invention A diagram illustrating a NOR gate connected to an internal nMOS of a buffer.
도 8을 참조하여 설명하면, 도 8a에서 NAND 게이트는 pMOS를 코딩(Coding)하기 위한 것이고, 도 8b에서 NOR 게이트는 nMOS를 코딩하기 위한 것이다.Referring to FIG. 8, the NAND gate in FIG. 8A is for coding a pMOS, and the NOR gate in FIG. 8B is for coding an nMOS.
이들 NAND 게이트와 NOR 게이트는 각각 pMOS와 nMOS에 직접 연결되어 실제 동작되는 입력 버퍼의 드라이버 사이즈를 조절하게 된다.These NAND and NOR gates are connected directly to the pMOS and nMOS, respectively, to adjust the driver size of the input buffer.
도 9는 본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로의 실제 구성을 상세하게 나타낸 블록구성도이다.9 is a block diagram showing in detail the actual configuration of the input buffer circuit capable of adjusting the driver size according to the present invention.
도 9를 참조하여 설명하면, 본 발명에 따른 입력 버퍼 회로는 도 4에서 보인 입력 버퍼B'(200)를 사용하며, 도 7a에서 보인 휴즈를 구비한 트리밍 회로부(420)와 도 8에서 보인 코딩 회로부(410)를 구비한 제어 회로(400)로 구성된다.Referring to FIG. 9, the input buffer circuit according to the present invention uses the input buffer B ′ 200 shown in FIG. 4, and the trimming circuit unit 420 having the fuse shown in FIG. 7A and the coding shown in FIG. 8. It consists of a control circuit 400 having a circuit portion 410.
입력 버퍼B'(200)에서 드라이버의 MOS는 각각 4개로 나누어져 있으며, 이 드라이버의 MOS를 조합하기 위해 nMOS 4개(N0∼N4)와 pMOS(P0∼P4)가 사용된다.In the input buffer B'200, the MOSs of the driver are divided into four, and four nMOSs (N0 to N4) and pMOS (P0 to P4) are used to combine the MOSs of the drivers.
그러므로, 제어 회로(400)의 트리밍 회로부(420) 또한 4개의 휴즈와 4개의 저항으로 구성되며, 상기 휴즈는 VCC에 연결되어 만약 휴즈가 끊어질 경우 저항을 통해 연결된 VSS가 로우(Low) 레벨을 유지되도록 한다. 여기서, 트리밍 회로부(420)에서는 인버터를 통하는 신호와 함께 두 개씩의 출력 신호(SE0와SEB0, SE1와SEB1, SE2와SEB2, SE3와SEB3)가 생성된다.Therefore, the trimming circuit portion 420 of the control circuit 400 is also composed of four fuses and four resistors, and the fuses are connected to the VCC so that if the fuse is cut off, the VSS connected through the resistor has a low level. To be maintained. Here, the trimming circuit unit 420 generates two output signals SE0 and SEB0, SE1 and SEB1, SE2 and SEB2, and SE3 and SEB3 together with the signal through the inverter.
상기 트리밍 회로부(420)의 2개의 휴즈는 nMOS 4개에 대해 동작되며, 나머지 2개의 휴즈는 pMOS 4개에 대해 트리밍(Trimming)용으로 동작하게 된다.The two fuses of the trimming circuit unit 420 are operated for four nMOS, and the other two fuses are operated for trimming for four pMOS.
또한, 각각 4개씩의 트리밍 회로부(420) 출력 신호(SE0∼SE3, SEB0∼SEB3)들을 각각 조합해서 nMOS의 경우는 NOR 게이트를 통해, pMOS의 경우는 NAND 게이트를 통해 코딩되어 원하는 MOS를 골라 스위칭 온/오프(On/Off)하여 상기 입력 버퍼B'(200)의 드라이버 사이즈를 조절하게 된다.In addition, each of the four trimming circuit units 420 output signals SE0 to SE3 and SEB0 to SEB3 is combined to be coded through a NOR gate for nMOS and a NAND gate for pMOS to select and switch a desired MOS. The driver size of the input buffer B'200 is adjusted by turning on / off.
여기서, 스위칭 동작을 수행하는 다수 MOS의 구조나 위치를 변경할 수도 있으며, 제어 회로(200)의 구조 또한 외부에서 가하는 제어 방식에 따라 내부에서 전압 범위(VIH, VIL)를 검출하여 제어할 수도 있다.Here, the structure or position of the plurality of MOSs that perform the switching operation may be changed, and the structure of the control circuit 200 may also detect and control the voltage ranges VIH and VIL in accordance with an externally applied control scheme.
본 발명에 따른 드라이버 사이즈 조절이 가능한 입력 버퍼 회로를 사용하게 되면, 불량 분석시 원하는 전압 범위(VIH, VIL) 레벨이 되는 드라이버 사이즈를 쉽게 결정할 수 있음으로 인해 여러 번의 마스크 수정(Mask Revision)을 행하는 수고를 덜 수 있으며, 웨이퍼(Wafer) 공정상 생길 수 있는 변수에 따라 야기되는 MOS 정수의 변화로 인해 드라이버 능력이 달라지게 되는 경우에도 드라이버 사이즈를 조정할 수 있음으로 Fail Chip을 Good Chip으로 바꿀 수 있다는 효과가 있다.When using the input buffer circuit which can adjust the driver size according to the present invention, it is possible to easily determine the driver size which becomes the desired voltage range (VIH, VIL) level during the failure analysis. Fail Chip can be changed to Good Chip because the driver size can be adjusted even if the driver capability is changed due to the change of MOS constant caused by the variables that can occur in wafer process. It works.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021335A KR100272551B1 (en) | 1998-06-09 | 1998-06-09 | Input buffer circuit, that is able to be controlled driver size |
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| KR1019980021335A KR100272551B1 (en) | 1998-06-09 | 1998-06-09 | Input buffer circuit, that is able to be controlled driver size |
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| Publication Number | Publication Date |
|---|---|
| KR20000001200A KR20000001200A (en) | 2000-01-15 |
| KR100272551B1 true KR100272551B1 (en) | 2000-11-15 |
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| Country | Link |
|---|---|
| KR (1) | KR100272551B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10909897B2 (en) | 2018-11-05 | 2021-02-02 | Samsung Display Co., Ltd. | Gate driving circuit and display device having the same |
-
1998
- 1998-06-09 KR KR1019980021335A patent/KR100272551B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10909897B2 (en) | 2018-11-05 | 2021-02-02 | Samsung Display Co., Ltd. | Gate driving circuit and display device having the same |
Also Published As
| Publication number | Publication date |
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| KR20000001200A (en) | 2000-01-15 |
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