KR100271645B1 - Input buffer circuit - Google Patents

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Abstract

PURPOSE: An input buffer circuit is provided to be compatible with a TTL level with a wide range of an operating voltage using a current mirror and a transistor load at the first stage of the input buffer circuit. CONSTITUTION: An input buffer circuit includes the first NMOS transistor(NM5) to a drain of which an external input terminal(INPUT) is connected. A source of the first NMOS transistor(NM5) is connected to a drain and a gate of the third NMOS transistor(NM7) and a gate of the second NMOS transistor(NM6) via a reference node(REF). A source of the third NMOS transistor(NM7) is connected to a drain and a gate of the fourth NMOS transistor(NM8). A source of the fourth NMOS transistor(NM8) is connected to a drain and a gate of the fifth NMOS transistor(NM9). A source of the fifth NMOS transistor(NM9) is connected to a drain and a gate of the sixth NMOS transistor(NM10) to a source of which a ground is connected. A source of the first and second PMOS transistors(PM5,PM5) the gates of which are connected via a node 1 is connected to a power supply(VDD). The drain of the first PMOS transistor(PM5) and the node 1 are connected to a drain of the second NMOS transistor(NM11) to a source of which a ground is connected. The drain of the second PMOS transistor(PM6) is connected to the source of the seventh NMOS transistor(NM11 to a source of which a ground is connected and a node 2. The gate of the seventh NMOS transistor(NM11) is connected to the gate of the eight NMOS transistor(NM12) to a source of which a ground is connected via the node 2. Sources of the third and fourth PMOS transistors(PM7,PM8) gates of which are connected via a node 3 are connected to a VDD. The drain of the third PMOS transistor(PM7) is connected to the drain of the eight NMOS transistor(NM12) via a node 4. The drain of the fourth PMOS transistor(PM8) and the node 3 are connected to a drain of the ninth NMOS transistor(NM13). The gate of the first NMOS transistor(NM5) and the external input terminal are connected to a gate of the ninth NMOS transistor(NM13) to a source of which a ground is connected. An output terminal of the first inverter(I4) to an input terminal of which the node 4 is connected to an input terminal of the second inverter(I5) to an output terminal of which a final output terminal(Out_wide) is connected.

Description

입력버퍼회로Input buffer circuit

본 발명은 입력버퍼회로에 관한 것으로, 특히 입력버퍼회로의 초단에 전류반복기(Current Mirror)와 트랜지스터 로드(Load)를 사용하여 넓은 동작전압 범위를 갖져 티티엘(TTL)레벨과 호환성(Compatible)이 있는 입력버퍼회로에 관한 것이다.The present invention relates to an input buffer circuit, in particular, having a wide operating voltage range using a current mirror and a transistor load at the first stage of the input buffer circuit, which is compatible with the TTL level. It relates to an input buffer circuit.

도 1은 종래 입력버퍼회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 티티엘 입력(0.8V∼2.0V)과 호환을 위해 초단 제1,2 인버터(I1,I2)의 로직 문턱전압(Logic Threshold Voltage)을 통상의 ½×전원전압(VDD)보다 낮은 전압으로 만들고, 이때 입력버퍼회로의 초단은 칩 인에이블과 같은 제어신호에 의한 제어가 가능하도록 노아게이트 형태로 구성하는 것이 일반적인데, 제3 인버터(I3)의 출력이 전원전압에서 접지전압(Vss)으로 풀-스윙(Full-swing)하지 못하므로, 이에 따른 비정상적인 로직 문턱전압을 갖게 되며, 이러한 비정상적인 인버터의 특성으로 인해 저전압 제품의 설계시 입력버퍼회로의 딜레이가 심해지는데, 이는 도 2a의 파형도에 도시된 바와 같다.FIG. 1 is a circuit diagram illustrating a conventional input buffer circuit, and as shown therein, a logic threshold voltage of first and second inverters I1 and I2 for the first and second inverters I1 and I2 for compatibility with a TI input (0.8V to 2.0V). Voltage) is lower than the normal ½ × power supply voltage (VDD), and the first stage of the input buffer circuit is generally configured in the form of a no-gate so as to be controlled by a control signal such as chip enable. Since the output of the inverter I3 does not full-swing from the power supply voltage to the ground voltage (Vss), it has an abnormal logic threshold voltage accordingly. The delay of the input buffer circuit is increased, as shown in the waveform diagram of FIG. 2A.

또한, 인버터의 로직 문턱전압을 변화시키는 경우에는 광범위한 동작전압을 얻기가 어려운데, 이는 저전압(통상, 전원전압≤2V)에서 로직 문턱전압을 티티엘 입력범위(0.8V∼2.0V)로 맞추는 경우 고전압(통상, 전원전압〉5V)에서는 로직 문턱전압이 상기 티티엘 입력범위를 벗어나게 되어 실제 입력버퍼회로가 티티엘 입력과 호환되는 전원전압의 범위, 즉 동작전압은 2V∼5V 정도가 되며, 반대로 고전압(통상, 전원전압〉5V)에서 로직 문턱전압을 티티엘 입력범위(0.8V∼2.0V)로 맞추는 경우 저전압(통상, 전원전압≤2V)에서 로직 문턱전압이 상기 티티엘 입력범위를 벗어나게 되어 실제 입력버퍼회로가 티티엘 입력과 호환되는 전원전압의 범위, 즉 동작전압은 2.5V∼8V 정도가 되며, 이러한 결과는 도 2b의 파형도에 도시된 바와 같다.In addition, when the logic threshold voltage of the inverter is changed, it is difficult to obtain a wide range of operating voltages, which is high voltage when the logic threshold voltage is set to the TI input range (0.8V to 2.0V) at a low voltage (typically, the power supply voltage ≤2V). In general, when the power supply voltage> 5V), the logic threshold voltage is out of the TI input range, so that the actual input buffer circuit is in the range of the power supply voltage compatible with the TI input, that is, the operating voltage is about 2V to 5V. When the logic threshold voltage is set to the TI input range (0.8V to 2.0V) at the power supply voltage> 5V), the logic threshold voltage is out of the TI input range at the low voltage (typically, the power supply voltage ≤2V) so that the actual input buffer circuit is The range of the power supply voltage compatible with the input, that is, the operating voltage is about 2.5V to 8V, and the result is as shown in the waveform diagram of FIG. 2B.

상기와 같이 종래의 기술에 있어서는 3V 제품과 5V제품에 적용되는 입력버퍼회로를 공용으로 사용할 수 없고, 광범위 전압 제품인 경우에도 2V이하에서 동작하기가 어려우며, 또한 3V용 입력버퍼회로라 하더라도 2.0V∼2.5V에서는 딜레이가 커져서 저전압에서의 제품 속도를 지연시키는 문제가 발생한다.As described above, in the conventional technology, input buffer circuits applied to 3V products and 5V products cannot be used in common, and it is difficult to operate below 2V even in the case of wide voltage products, and even 2.0V to 3V input buffer circuits. At 2.5V, the delay increases, causing the problem of delaying product speed at low voltages.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력버퍼회로의 초단에 전류반복기(Current Mirror)와 트랜지스터 로드(Load)를 사용하여 넓은 동작전압 범위를 갖져 티티엘(TTL) 레벨과 호환성(Compatible)이 있는 장치를 제공함에 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned conventional problems, and has a wide operating voltage range using a current mirror and a transistor load at the first stage of the input buffer circuit. Its purpose is to provide a device that is level and compatible.

도 1은 종래 입력버퍼회로의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a conventional input buffer circuit.

도 2는 종래 티티엘 레벨에서 3볼트 및 5볼트용 입력버퍼회로에 대한 모의실험 결과 파형도.Figure 2 is a waveform diagram of the simulation results for the input buffer circuit for 3 volts and 5 volts at the conventional TTI level.

도 3은 본 발명 입력버퍼회로의 일실시예 구성을 보인 회로도.Figure 3 is a circuit diagram showing an embodiment of the input buffer circuit of the present invention.

도 4는 티티엘 레벨에서 본 발명에 대한 모의실험 결과 파형도.Figure 4 is a waveform diagram of the simulation results for the present invention at the Titiel level.

도 5는 종래 씨모스 레벨에서 5볼트용 입력버퍼회로에 대한 모의실험 결과 파형도.FIG. 5 is a waveform diagram showing simulation results of a 5-volt input buffer circuit at a conventional CMOS level. FIG.

도 6은 씨모스 레벨에서 본 발명에 대한 모의실험 결과 파형도.Figure 6 is a waveform diagram of the simulation results for the present invention at the CMOS level.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10,20,30 : 전류반복기 I1∼I5 : 인버터10, 20, 30: current repeater I1 to I5: inverter

NM1∼NM13 : 엔-모스 트랜지스터 PM1∼PM8 : 피-모스 트랜지스터NM1-NM13: N-MOS transistor PM1-PM8: P-MOS transistor

이와 같은 목적을 달성하기 위한 본 발명의 구성은 드레인을 외부 입력단에 연결한 제1 엔-모스 트랜지스터(이하, 엔-모스)의 소오스를 기준노드를 통해 제2 엔-모스의 드레인과 게이트 및 제6 엔-모스의 게이트에 연결하고, 상기 제2 엔-모스의 소오스를 제3 엔-모스의 드레인과 게이트에 연결하며, 상기 제3 엔-모스의 소오스를 제4 엔-모스의 드레인과 게이트에 연결하고, 상기 제4 엔-모스의 소오스를 소오스가 접지에 연결된 제5 엔-모스의 드레인과 게이트에 연결하며, 게이트를 노드1을 통해 서로 연결한 제1,2 피-모스 트랜지스터(이하, 피-모스)의 소오스를 전원전압에 연결하고, 상기 제1 피-모스의 드레인과 상기 노드1을 소오스가 접지에 연결된 상기 제6 엔-모스의 드레인에 연결하며, 상기 제2 피-모스의 드레인을 소오스가 접지에 연결된 제7 엔-모스의 소오스와 노드2에 연결하고, 상기 제7 엔-모스의 게이트를 상기 노드2를 통해 소오스를 접지에 연결한 제8 엔-모스의 게이트에 연결하며, 게이트를 노드3을 통해 서로 연결한 제3,4 피-모스의 소오스를 전원전압에 연결하고, 상기 제3 피-모스의 드레인을 노드4를 통해 상기 제8 엔-모스의 드레인에 연결하며, 상기 제4 피-모스의 드레인과 상기 노드3을 제9 엔-모스의 드레인에 연결하고, 상기 제1 엔-모스의 게이트 및 외부 입력단을 소오스가 접지에 연결된 상기 제9 엔-모스의 게이트에 연결하며, 입력단을 상기 노드4에 연결한 제1 인버터의 출력단을 최종 출력단에 출력단을 연결한 제2 인버터의 입력단에 연결하여 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a drain, a gate, and a first source of a second N-MOS transistor through a reference node. A six-en-MOS gate, a source of the second en-MOS, connected to a drain and a gate of a third en-MOS, and a source of the third en-MOS, a drain and a gate of a fourth en-MOS First and second P-MOS transistors connected to the fourth N-MOS source and the drain and the gate of the fifth N-MOS source connected to ground, and the gates are connected to each other through node 1 , P-MOS source to the power supply voltage, the drain of the first P-MOS and the node 1 is connected to the drain of the sixth N-MOS source connected to the ground, the second P-MOS 7th N-MOS source connected to ground A third node connected to a source and a node 2, a gate of the seventh N-MOS connected to a gate of an eighth N-MOS connected to a ground through the node 2, and a gate connected to each other through a node 3; And a source of the fourth P-MOS to a power supply voltage, a drain of the third P-MOS to a drain of the eighth N-MOS through node 4, and a drain and the node of the fourth P-MOS. 3 is connected to the drain of the ninth N-MOS, the gate and the external input terminal of the first N-MOS connected to the gate of the ninth N-MOS connected to the ground source, the input terminal is connected to the node And the output terminal of the first inverter is connected to the input terminal of the second inverter having the output terminal connected to the final output terminal.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명 입력버퍼회로의 일실시예 구성을 보인 회로도로서, 이에 도시한 바와 같이 드레인을 외부 입력단(INPUT)에 연결한 제1 엔-모스 트랜지스터(이하, 엔-모스 : NM5)의 소오스를 기준노드(REF)를 통해 제3 엔-모스(NM7)의 드레인과 게이트 및 제2 엔-모스(NM6)의 게이트에 연결하고, 상기 제3 엔-모스(NM7)의 소오스를 제4 엔-모스(NM8)의 드레인과 게이트에 연결하며, 상기 제4 엔-모스(NM8)의 소오스를 제5 엔-모스(NM9)의 드레인과 게이트에 연결하고, 상기 제5 엔-모스(NM9)의 소오스를 소오스가 접지에 연결된 제6 엔-모스(NM10)의 드레인과 게이트에 연결하며, 게이트를 노드1을 통해 서로 연결한 제1,2 피-모스 트랜지스터(이하, 피-모스 : PM5, PM6)의 소오스를 전원전압(이하, VDD)에 연결하고, 상기 제1 피-모스(PM5)의 드레인과 상기 노드1을 소오스가 접지에 연결된 상기 제2 엔-모스(NM6)의 드레인에 연결하며, 상기 제2 피-모스(PM6)의 드레인을 소오스가 접지에 연결된 제7 엔-모스(NM11)의 소오스와 노드2에 연결하고, 상기 제7 엔-모스(NM11)의 게이트를 상기 노드2를 통해 소오스를 접지에 연결한 제8 엔-모스(NM12)의 게이트에 연결하며, 게이트를 노드3을 통해 서로 연결한 제3,4 피-모스(PM7, PM8)의 소오스를 VDD에 연결하고, 상기 제3 피-모스(PM7)의 드레인을 노드4를 통해 상기 제8 엔-모스(NM12)의 드레인에 연결하며, 상기 제4 피-모스(PM8)의 드레인과 상기 노드3을 제9 엔-모스(NM13)의 드레인에 연결하고, 상기 제1 엔-모스(NM5)의 게이트 및 외부 입력단을 소오스가 접지에 연결된 상기 제9 엔-모스(NM13)의 게이트에 연결하며, 입력단을 상기 노드4에 연결한 제1 인버터(I4)의 출력단을 최종 출력단(Out_wide)에 출력단을 연결한 제2 인버터(I5)의 입력단에 연결하여 구성한다.FIG. 3 is a circuit diagram illustrating an exemplary embodiment of an input buffer circuit according to an embodiment of the present invention. As shown therein, a source of a first N-MOS transistor (hereinafter referred to as N-MOS: NM5) having a drain connected to an external input terminal INPUT is shown. Is connected to the drain and gate of the third N-MOS NM7 and the gate of the second N-MOS NM6 through the reference node REF, and the source of the third N-MOS NM7 is connected to the fourth yen. -Connected to the drain and the gate of the MOS NM8, the source of the fourth N-MOS (NM8) is connected to the drain and the gate of the fifth N-MOS (NM9), the fifth en-MOS (NM9) The first and second P-MOS transistors connected to the drain and the gate of the sixth N-MOS NM10 whose source is connected to ground, and the gates are connected to each other through node 1 (hereinafter referred to as P-MOS: PM5, The source of PM6) is connected to a power supply voltage (hereinafter referred to as VDD), and the drain of the first P-MOS PM5 and the node 1 are connected to ground. The drain of the second P-MOS PM6 is connected to the source and the node 2 of the seventh N-MOS NM11 having a source connected to ground. The third and fourth bloods connected to gates of the seventh N-MOS NM11 are connected to gates of the eighth N-MOS NM12 having the source connected to the ground through the node 2, and the gates connected to each other through the node 3. The source of the mos (PM7, PM8) is connected to VDD, the drain of the third P-mos (PM7) is connected to the drain of the eighth N-MOS (NM12) through the node 4, the fourth blood -The ninth yen in which the drain of the MOS PM8 and the node 3 are connected to the drain of the ninth N-MOS NM13, and the gate and the external input terminal of the first N-MOS NM5 are connected to ground. A second inverter connected to a gate of the NMOS13 and having an output terminal connected to an output terminal of the first inverter I4 having an input terminal connected to the node 4 to a final output terminal Out_wide; It is configured by connecting to input terminal of (I5).

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정 및 작용 효과를 설명하면 다음과 같다.Referring to the operation process and effect of the embodiment according to the present invention configured as described above are as follows.

외부 입력으로 티티엘 레벨의 하이전압에 해당하는 전압 2V가 인가되는 경우 기준노드(REF)에는 제1 엔-모스(NM5)의 문턱전압(VTH) 만큼이 감압되어 (2-VTH)V의 전압이 인가되고, 이때 제2 엔-모스(NM6)에는 전류(iREF)가 흐르게 되며, 이 전류(iREF)는 제1,2 피-모스(PM5, PM6)로 구성된 제1 전류반복기(10)를 통해 제7,8 엔-모스(NM11, NM12)로 구성된 제2 전류반복기(20)로 인가되어 결국, 상기 전류(iREF)는 상기 제8 엔-모스(NM13)로 전달된다.When a voltage of 2 V corresponding to the high voltage of the TTI level is applied to the external input, the threshold voltage V TH of the first N-MOS NM5 is decompressed to the reference node REF so that the voltage of (2-V TH ) V is reduced. voltage is applied, wherein the second N - Moss (NM6) a current (i REF) that is to flow, the current (i REF) has first and second P-MOS consisting of a first current repeater (PM5, PM6) ( 10) is applied to the second current repeater 20 consisting of the seventh and eighth N-MOSs NM11 and NM12, and eventually the current i REF is transferred to the eighth N-MOS NM13.

한편, 제3,4 피-모스로 구성된 제3 전류반복기(30)는 외부 입력(하이전압)을 손실없이 전달받은 제9 엔-모스(NM13)에 의해 전류(Ihigh)가 발생되며, 이때 노드4에서는 상기 제3 피-모스(PM7)에 흐르는 전류(Ihigh)와 상기 제8 엔-모스(NM12)에 흐르는 전류(iREF)에 의하여 Ihigh- iREF만큼의 전류로 충전되어 결국, 상기 노드4의 전압이 제1 인버터(I4)의 로직 문턱전압보다 높게 충전되면서 상기 제1 인버터(I4)의 출력은 로우가 되어 제2 인버터(I5)를 통해 최종 출력단(Out_wide)으로 하이가 출력된다.On the other hand, the third current repeater 30 composed of the third and fourth P-MOSs generates a current I high by the ninth N-MOS NM13 that receives the external input (high voltage) without loss. In node 4, the current I high flowing through the third P-MOS PM7 and the current i REF flowing through the eighth N-MOS NM12 are charged with a current equal to I high −i REF and eventually. As the voltage of the node 4 is charged higher than the logic threshold voltage of the first inverter I4, the output of the first inverter I4 becomes low and goes high to the final output terminal Out_wide through the second inverter I5. Is output.

반대로, 외부 입력으로 로우전압에 해당하는 0.8V가 인가되는 경우 통상 0.5≤VTH≤1V 임을 감안할 때 기준노드(REF)에는 초기 전압값인 (2-VTH)V에서 1V≤(2-VTH)≤1.5V사이가 되고, 제1 엔-모스(NM5)의 게이트와 소오스간의 전위차(VGS)는 VG- VS= {0.8 - (2-VTH)}가 되어 결국, -0.7V≤VGS≤-0.2V가 되므로, VGS〈 VTH이 되어 턴-오프(turn-off) 상태가 된다.In contrast, when it is applied to 0.8V corresponding to the low voltage to an external input the normal 0.5≤V given that TH ≤1V reference node (REF) has 1V≤ (2-V at an initial voltage value of (2-V TH) V TH ) ≦ 1.5 V, and the potential difference V GS between the gate and the source of the first N-MOS NM5 becomes V G −V S = {0.8 − (2-V TH )}, resulting in −0.7 since the V≤V GS ≤-0.2V, is a V GS <V TH turned on is turned off (turn-off) state.

이는 상기 기준노드(REF)가 초기 전압값인 (2-VTH)V를 계속 유지하게 되는 것을 의미하며, 충분한 초기 전압 보유를 위해 제3∼제6 엔-모스(NM7∼NM10) 로드(load)를 상기 기준노드(REF)에 연결하고, 이때 상기 제3∼제6 엔-모스(NM7∼NM10)의 동작은 통상의 트랜지스터 로드와 같이 각각의 엔-모스 로드를 통과할 때 문턱전압(VTH) 만큼의 전압강하가 발생함으로, 상기 기준노드(REF)가 4×VTH이상일 때는 4×VTH정도의 전압이 유지되며, 상기 기준노드(REF)가 4×VTH이하일 때는 이 기준노드(REF)의 전압으로 유지한다.This means that the reference node REF continues to maintain the initial voltage value (2-V TH ) V, and loads the third to sixth N-MOS NM7 to NM10 for sufficient initial voltage retention. ) Is connected to the reference node REF, wherein the operation of the third to sixth N-MOSs NM7 to NM10 passes through each of the N-MOS loads as in a normal transistor load. As the voltage drop occurs as much as TH ), when the reference node REF is 4 × V TH or more, a voltage of about 4 × V TH is maintained, and when the reference node REF is 4 × V TH or less, the reference node It is maintained at the voltage of (REF).

만일, 상기 제3∼제6 엔-모스(NM7∼N10)의 개수를 과도하게 감소하는 경우 예를 들어 하나의 엔-모스 트랜지스터로 구성하는 경우에는 초기 기준노드(REF)의 전압인 (2-VTH)V가 문턱전압(VTH)까지 방전되어 오동작을 초래하게 됨으로, 초기 기준노드(REF)의 전압인 (2-VTH)V을 유지하기 위해서는 2개 이상의 엔-모스 트랜지스터가 필요하다.If the number of the third to sixth N-MOSs NM7 to N10 is excessively reduced, for example, when one N-MOS transistor is configured, the voltage of the initial reference node REF is (2- Since V TH ) V is discharged to the threshold voltage (V TH ) and causes a malfunction, two or more N-MOS transistors are required to maintain (2-V TH ) V, which is the voltage of the initial reference node REF. .

결국, 제2 엔-모스(NM6)에는 외부 입력에 하이전압이 인가될 때와 동일한 (2-VTH)V 만큼이 게이트에 전달되고, 이때 전류(iREF)가 발생된다.As a result, the second N-MOS NM6 is transferred to the gate by the same (2-V TH ) V as when the high voltage is applied to the external input, and the current i REF is generated.

이 전류(iREF)는 제1,2 피-모스(PM5, PM6)로 구성된 제1 전류반복기(10)를 통해 제7,8 엔-모스(NM11, NM12)로 구성된 제2 전류반복기(20)로 인가되고, 결국 상기 전류(iREF)는 상기 제8 엔-모스(NM12)에 전달된다.This current i REF is passed through the first current repeater 10 composed of the first and second P-MOSs PM5 and PM6 to the second current repeater 20 composed of the seventh and eighth N-MOSs NM11 and NM12. ) And eventually the current i REF is transferred to the eighth N-MOS NM12.

한편, 외부 입력(로우전압)이 전달되는 제9 엔-모스(NM13)에서는 전류(iLOW)가 발생되며, 이 전류(iLOW)는 제3,4 피-모스(PM7, PM8)로 구성된 제3 전류반복기(30)로 인가되어 상기 제3 피-모스(PM7)에 전달되고, 이때 노드4에서는 상기 제3 피-모스(PM7)에 흐르는 전류(iLOW)와 상기 제8 엔-모스(NM12)에 흐르는 전류(iREF)에 의하여 iREF- iLOW만큼의 전류로 방전되어 결국, 상기 노드4의 전압이 제1 인버터(I4)의 로직 문턱전압보다 낮게 방전되면서 상기 제1 인버터(I4)의 출력은 하이가 되어 제2 인버터(I5)를 통해 최종 출력단(Out_wide)으로 로우가 출력된다.On the other hand, a current i LOW is generated in the ninth N-MOS NM13 to which an external input (low voltage) is transmitted, and the current i LOW consists of third and fourth P-MOSs PM7 and PM8. It is applied to the third current repeater 30 and transferred to the third P-MOS PM7. At this time, at node 4, the current i LOW flowing in the third P-MOS PM7 and the eighth N-MOS The current i REF flowing through the NM12 discharges the current as much as i REF -i LOW. As a result, the voltage of the node 4 is discharged lower than the logic threshold voltage of the first inverter I4. The output of I4) becomes high and a low is output to the final output terminal Out_wide through the second inverter I5.

그러므로, 본 발명은 도 4에 도시한 바와 같이 1.5V∼8V까지 딜레이없이 정상적인 동작을 하는 것을 알 수 있다.Therefore, it can be seen that the present invention operates normally without a delay from 1.5V to 8V as shown in FIG.

또한, 도 5 및 도 6은 씨모스 입력레벨이 제공되는 경우 종래와 본 발명의 입력버퍼회로 특성에 대한 모의실험 결과 파형도로서, 이에 도시한 바와 같이 본 발명은 VDD = 2V에서 딜레이가 보이고 있으나 이는 종래의 입력버퍼회로에서(VDD = 2V) 발생하는 딜레이보다 현격하게 적은 양이다(종래 : 23n, 본 발명 : 8n).5 and 6 are waveform diagrams of simulation results of input buffer circuit characteristics of the prior art and the present invention when the CMOS input level is provided. As shown in FIG. 5, the present invention shows a delay at VDD = 2V. This is a much smaller amount than the delay occurring in the conventional input buffer circuit (VDD = 2V) (formerly 23n, the present invention: 8n).

이상에서 설명한 바와 같이 본 발명 입력버퍼회로는 3V 제품과 5V 제품에서 요구하는 동작전압의 범위(2.7V∼3.6V, 4.5V∼5.5V)보다 훨씬 넓은 동작전압 범위(1.5V∼8V)를 갖고 있어 3V와 5V의 제품을 공용으로 사용할 수 있으며, 또한 3V용 입력버퍼회로에서 발생되는 로우 전원전압(2.0V∼2.5V)에서의 딜레이를 줄임으로써, 저전압에서의 제품 속도를 향상시키는 효과가 있다.As described above, the input buffer circuit of the present invention has a much wider operating voltage range (1.5V to 8V) than the operating voltage ranges required for 3V and 5V products (2.7V to 3.6V, 4.5V to 5.5V). 3V and 5V products can be used in common, and the delay in low power supply voltage (2.0V to 2.5V) generated in the 3V input buffer circuit can be reduced, thereby improving the product speed at low voltage. .

Claims (1)

드레인을 외부 입력단에 연결한 제1 앤-모스 트랜지스터(이하, 엔-모스)의 소오스를 기준노드를 통해 제2 엔-모스의 드레인과 게이트 및 제6 엔-모스의 게이트에 연결하고, 상기 제2 엔-모스의 소오스를 제3 엔-모스의 드레인과 게이트에 연결하며, 상기 제3 엔-모스의 소오스를 제4 엔-모스의 드레인과 게이트에 연결하고, 상기 제4 엔-모스의 소오스를 소오스가 접지에 연결된 제5 엔-모스의 드레인과 게이트에 연결하며, 게이트를 노드1을 통해 서로 연결한 제1,2 피-모스 트랜지스터(이하, 피-모스)의 소오스를 전원전압에 연결하고, 상기 제1 피-모스의 드레인과 상기 노드1을 소오스가 접지에 연결된 상기 제6 엔-모스의 드레인에 연결하며, 상기 제2 피-모스의 드레인을 소오스가 접지에 연결된 제7 엔-모스의 소오스와 노드2에 연결하고, 상기 제7 엔-모스의 게이트를 상기 노드2를 통해 소오스를 접지에 연결한 제8 엔-모스의 게이트에 연결하며, 게이트를 노드3을 통해 서로 연결한 제3,4 피-모스의 소오스를 전원전압에 연결하고, 상기 제3 피-모스의 드레인을 노드4를 통해 상기 제8 엔-모스의 드레인에 연결하며, 상기 제4 피-모스의 드레인과 상기 노드3을 제9 엔-모스의 드레인에 연결하고, 상기 제1 엔-모스의 게이트 및 외부 입력단을 소오스가 접지에 연결된 상기 제9 엔-모스의 게이트에 연결하며, 입역단을 상기 노드4에 연결한 제1 인버터의 출력단을 최종 출력단에 출력단을 연결한 제2 인버터의 입력단에 연결하여 구성함을 특징으로 하는 입력버퍼회로.A source of the first N-MOS transistor (hereinafter, referred to as N-MOS) having a drain connected to an external input terminal is connected to the drain and gate of the second N-MOS and the gate of the sixth N-MOS through a reference node. A source of 2 n-moss is connected to a drain and a gate of a third en-mos, a source of third en-moss is connected to a drain and a gate of a fourth en-mos, and a source of the fourth en-moss Is connected to the drain and the gate of the fifth N-MOS connected to the source, and the source of the first and second P-MOS transistors (hereinafter referred to as P-MOS) connected to each other through the node 1 is connected to the power supply voltage. And a drain of the first P-mos and the node 1 to a drain of the sixth N-mos having a source connected to the ground, and a drain of the second P-mos connected to the ground with a seventh yen- connected to the ground. The source of Morse and node 2, and the seventh Connect the source to the gate of the eighth N-MOS which connected the source to ground through the node 2, and connect the source of the third and fourth P-MOS connected to each other through the node 3 to a power supply voltage, Connect the drain of the third P-mos to the drain of the eighth N-mos through node 4, the drain of the fourth P-mos and the node 3 to the drain of the ninth N-mos, A gate which connects a gate and an external input terminal of a 1 N-MOS to a gate of the ninth N-MOS whose source is connected to ground, and an output terminal of an output terminal of the first inverter having an input terminal connected to the node 4 and an output terminal connected to a final output terminal. 2 Input buffer circuit, characterized in that configured to connect to the input terminal of the inverter.
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