KR100270300B1 - 순서통계 신호를 발생하는 방법 및 비선형필터 - Google Patents

Abstract

입력되는 다수의 셀신호중에서 수서통계 신호를 만들어내기 위한 방법에 있어서, 1) 입력신호 X_i의 크기에 어떤 계수를 곱하여 신호 X_i'를 만들고, 2) 신호 X_i'를 다른 입력신호와 비교한 개수신호 μ_i를 "0"으로 초기화하고, 3) 다수의 선행 입력신호들과 하나하나 비교하여 계수신호를 갱신하고, 4) 다수의 후행 입력신호들과 하나하나 비교하여 계수신호를 갱신하고, 5) 미리 설정된 수와 최종 갱신된 계수신호를 비교하여 이 계수신호가 설정된 수보다 작기 아니하면 입력신호 X_i를 표적신호라고 판단하는 단계들를 포함하여 이루어지는 것이 특징인 순서통계 신호를 발생하는 방법과 이를 실현시키는 시스톨릭구조의 비선형 필터이다.

Description

순서통계 신호를 발생하는 방법 및 비선형필터

제1도 일반적인 OS CFAR검파기의 구조.

제2도 본 발명의 0S CFAR검파기 시스톨릭 어레이 구조.

제2도 (a) n = 짝수인 경우

제2도 (b) n = 홀수인 경우

제2도 (c) 각 프로세싱 엘리먼트의 동작 설명도.

제3도 본 발명의 0S CFAR검파기의 동작 예.

제4도 일반적인 OSGO 및 OSSO CFAR검파기의 구조.

제5도 본 발명의 OSG0 및 OSSO CFAR검파기의 시스톨릭 어레이 구조.

제5도 (a) n = 짝수인 경우

제5도 (b) n = 홀수인 경우

제5도 (c) 각 프로세싱 엘리먼트의 동작 설명도.

제6도 본 발명의 OSCO CFAR검파기의 동작 예.

본 발명은 순서통계 신호를 발생하는 방법 및 비선형필터인 일정오경보용 검파기(CFAR)의 시스톨릭 구조에 관한 것이며, 특히 실시간으로 신속하게 순서통계 신호를 발생할 수 있게 하는 비선형필터의 시스톨릭(Systolic) 구조 및 탐지레이다에서 비행기등의 이동하는 물체를 정확히 탐지하고자 할때 사용되는 일정오경보용 검파기(CFAR)의 시스톨릭 구조, 동작방법 등에 관한 것이다.

탐지레이다의 목적은 비행기등의 이동하는 물체를 정확히 탐지하고자 하는 것으로서, 이를 위하여 MTI필터링과 도플러 필터링등의 신호처리를 거쳐 최종 검파단에서 잡음과 신호를 순서통계신호화하여 이동체의 유무를 판단하게 된다.

이러한 이동체의 판단을 위하여 일반적으로 많이 사용되는 검파기의 종류로는 가장 고전적인 CA-CFAR(Cell-Averaging Constant False Alarm Rate) 검파기와 이의 변형인 GO-CFAR(Greatest-of) 검파기가 있다.

그러나 이들은 동일 지역에 여러개의 표적이 존재하는 경우나 주위환경이 급격히 변화하는 경우 검파성능이 급격히 떨어지는 단점이 있다.

이러한 단점을 보완하기 위하여 순서통계를 이용한 검파기인 OS(Order Statistics) CFAR검파기가 80년대에 들어서면서 제안되었다. 그리고 이것의 변형으로 OSGO(Order Statistics Greatest Of) 및 OSSO(Order Statistics Smallest Of) CFAR검파 알고리즘들이 개발되었다.

OS CFAR검파기의 일반적인 구성은 제1도에 도시한 것과 같다.

레이다에서는 전파를 발사한 후 일정한 시간동안 목표물에서 반사되어 오는 전파를 수신하여 목표물에 비행기 등의 물체가 존재하는지를 판단한다. 이때 전파의 수신은 클럭펄스 주기에 따라 샘플링되어 하나의 셀 데이타를 나타내는 신호 X_i가 된다. 그리고 한번의 전파 수신기간중에는 다수의 셀 데이타가 얻어지는데, 이 셀 데이타들을 비교분석하여 목표물의 존재나 성질을 알아낸다. 이 한번의 수신기간을 윈도우라고 하고 하나의 윈도우내에는 각 셀 데이타 X_i+n, .... X_i+2, X_i+1, X_i, X_i-1, X_i-2, .... X_i-n로 표현되는 일련의 데이타들이 있고, 이들을 합쳐서 윈도우 W_i에 속한 데이타라고 정의한다.

이러한 수신된 신호를 처리하는 검파기는 데이타 신호 전처리 과정을 거친 신호를 입력으로 받아서 절대값 크기신호를 발생하는 제곱기(12)와, 제곱기를 거친 신호를 입력으로 받아 거억하면서 클럭에 따라 차례대로 신호 하나씩 이동시키는 쉬프터 레지스터(13), 이 쉬프트 레지스터의 신호중 가장 중앙의 신호인 비교분석대상인 데이타 X_i가 표적에서 반사된 신호인지 아니면 일반 잡음 성분인지를 판단하기 위하여 X_i에 어떤 계수 1/T을 곱하여 X_i'를 발생하는 곱셈기(14)와, X_i에 어떤 계수 1/T가 곱해진 X_i'을 쉬프터 레지스터내에 기억된 나머지 N(=2n)개의 데이타와 각각 비교하고 X_i'의 크기 순위를 계수하는 비교계수기(15)와, X_i'의 크기순위 μ_i를 미리 정해진 상수 k와 비교하여 큰지 작은지를 판단하는 판단기(16)로 이루어진다.

이러한 검파기의 동작은, 레이다에서 수신된 신호가 전처리 신호처리 과정을 거친후 제곱기를 거친 신호가 쉬프터 레지스터에 기억되고, 이중 가장 중앙의 데이타 X_i가 표적에서 반사된 산호인지 아니면 일반 잡음 성분인지를 판단하는 것이다.

X_i가 어떤 계수 1/T가 곱해진 X_i'이 쉬프터 레지스터내에 기억된 나머지 N(=2n)개의 데이타와 각각 비교된다. 여기서 상수 T는 설계자가 검파기의 성능과 검파기의 구조에 따라 정해야 할 변수이다.

비교 결과가 X_i'보다 작거나 크기가 같은 데이타의 갯수(μ_i)가 k보다 크거나 같으면 X_i는 표적에서 반사된 신호라고 판단을 내리고 아니면 잡음이라고 판단을 내린다.

이때 X_i데이타가 표적에서 반사된 신호인지 아닌지를 판단하기 위해 사용된 쉬프터 레지스터에 기억된 나머지 N개의 데이타를 기준 데이타(reference date)이라고 하고 X_i를 시험 데이타(test data)이라 한다.

여기서 시험 데이타 X_i와 기준 데이타 X_i+n,..,X_i+1, X_i-1,..,X_i-n을 합쳐서 윈도우 W_i에 속한 데이타라 정의한다는 것은 이미 설명한 바와 같다.

OS CFAR검파기의 변형인 OSGO CFAR와 OSSO CFAR검파기의 일반적인 하드웨어 구조는 제4도에 도시된 것과 같다.

여기서도 수신된 신호를 처리하는 검파기는 데이타 신호 전처리 과정을 거친 신호를 입력으로 받아서 절대값 크기신호를 발생하는 제곱기(22)와, 제곱기를 거친 신호를 입력으로 받아 기억하면서 클럭에 따라 차례대로 신호 하나씩 이동시키는 좌기준 쉬프트 레지스터(23-1), 중앙의 기억소자(23-0) 및 우기준 쉬프트레지스터(23-2), 이 쉬프트 레지스터의 신호중 가장 중앙의 신호인 비교분석대상인 데이타 X_i가 표적에서 반사된 신호인지 아니면 일반 잡음 성분인지를 판단하기 위하여 X_i에 어떤 계수 1/Q을 곱하여 X_i'를 발생하는 곱셈기(24)와, X_i에 어떤 계수 1/Q가 곱해진 X_i'을 좌기준쉬프터 레지스터(23-1)내에 기억된 좌기준 데이타들과 각각 비교하고 X_i'의 크기 순위를 계수하여 X_i'보다 작거나 같은 죄기준데이타의 갯수 uli를 출력하는 좌기준비교계수기(25-1)와, X_i에 어떤 계수 1/Q가 곱해진 X_i' 을 우기준쉬프터 레지스터(23-2)내에 기억된 우기준 데이타들과 각각 비교하고 X_i'의 크기 순위를 계수하여 X_i'보다 작거나 같은 죄기준데이타의 갯수 μ2_i를 출력하는 우기준비교계수기(25-2)와, 죄기준비교계수기(25-1)와 우기준비교계수기(25-2)에서 출력되는 μ1_i및 μ2_i중 최대치와 최소치를 각각 구하는 최대최소치선별기(27)와, 크기순위 μ1_i및 μ2_i를 미리 정해진 상수 k와 비교하여 큰지 작은지를 판단하는 판단기(26)로 이루어진다.

이러한 검파기의 동작은, 레이다에서 수신된 신호가 전처리 신호처리 과정을 거친후 제곱기를 거친 신호가 쉬프트 레지스터에 기억되고, 이중 가장 중앙의 데이타 X_i가 표적에서 반사된 신호인지 아니면 일반 잡음 성분인지를 판단하는 것이다.

여기서도 OS CFAR검파거와 마찬가지로 시험 데이타 X_i가 임의 상수 Q로 나누어진 값 X_i'를 기준 데이타들과 비교하게 된다. X_i의 좌측 쉬프터 레지스터내에 저장된 데이타들을 좌기준 데이타(leading reference date), 우측에 저장된 데이타를 우기준 데이타(lagging reference date)라 한다. Xi'의 크기가 좌기준 데이타들과 비교하여 X_i'보다 작거나 같은 좌기준 데이타의 갯수를 μ1_i라 하고, X_i'의 크기가 우기준 데이타들과 비교되어 X_i'보다 작거나 같은 우기준 데이타의 갯수를 μ2_i라 한다.

OSGO CFAR는 μ1_i와 μ2_i중 작은 값이 임의의 값 k보다 크거나 같은 경우 X_i를 표적에서 반사된 신호라고 판단하고, 아닌 경우 이 데이타는 잡음이라고 판단한다.

반면 OSSO CFAR검파기는 μ1_i와 μ2_i중 큰 값이 임의의 값 k보다 크거나 같은 경우 Xi를 표적에서 반사된 신호라고 판단하고, 아닌 경우 이 데이타는 잡음이라고 판단한다.

여기서도 OS CFAR검파기와 마찬가지로 Q와 k는 설계자가 CFAR검파기의 성능에 따라 결정해야 할 상수이다.

종래 검파기의 대한 논문이 [1] P.P Gandhi and S.A. Kassam, "Analysis of CFAR processors in nonhomogeneous backgrounds" IEEE Trans, Aerospace Electron, Syst., col. AES 24, no, 4, pp. 427-445, Jul. 1988. 및 [2] J.N Hwang and J. A. Ritcey, "Systolic architectures for radar CFAR detectors", Proc. ICASSP 90, 1990, pp. 1025-1028에 공개되어 있다.

이러한 종래의 검파기, 즉 OS CFAR계열의 검파기들의 성능은 CA CFAR계열의 검파기에 비하여 상당히 우수하나 시험데이타와 기준데이타들을 비교하고 분석 계수하기 위하여 많은 계산량이 요구되어 실시간 신호처리가 필수요건인 레이다 시스템에 직접 적용하기가 어렵다는 단점을 있었다.

그리고 OSGO 또는 OSSO CFAR계열의 검파기들의 성능은 CA CFAR계열의 검파기에 비하여 상당히 우수하나 시험데이타와 기준데이타들을 비교하고 분석 계수하기위하여 많은 계산량이 요구되어 실시간 신호처리가 어려운 문게점이 있었다.

본 발명의 목적은 레이다의 검파성능이 우수하나 실시간 신호처리가 힘들었던 순서통계를 이용한 CFAR검파기인 OS CFAR, OSGO CFAR, OSSO CFAR검파기의 실시간 신호처리가 가능한 하드웨어 구조와 실시간 처리가 가능한 방법을 제공하려는 것이다. 실시간 신호처리가 가능한 하드웨어 구조를 가짐으로써 실사간 표적 검파가 요구되는 레이다 시스템에 이용될 수 있는 검파기의 실현이 다능하게 된다.

이러한 본 발명의 목적을 달성하기 위하여 본 발명의 비선형 필터 및 검파기는, 입력되는 하나의 윈도우내에 있는 신호중에서 순서통계 신호를 만들어내기 위하여, 하나의 클럭신호에 따라 입력신호 X_i의 크기에 1/T을 곱한 신호 X_i'와 Xi그대로의 신호 2개를 출력신호로 내보내는 곱셈 프로세싱 엘리먼트와; 하나의 클럭펄스에 따라 X_i및 X_i'를 입력으로 받아서 X_i와 Xi'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i보다 작지 아니하면 계수신호 μ_i에 +1을 더하고, X_i'가 상기 조건 이외의 경우에 해당되면 계수신호 μ_i그대로 출력하는 다수의 제1비교 및 누적기와; 하나의 클럭펄스에 따라 X_i, X_i' 및 μ_i를 입력으로 받아서 X_i와 X_i'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i와 제2비교셀의 신호 Z_i두개 모두 보다 작자 아니하면 μ_i에 +2을 더하고, X_i'가 제1비교셀의 신호 Y_i또는 제2비교셀의 신호 Z_i두개중 어느 하나 보다 작지 아니하면 μ_i에 +1을 더하고, X_i'가 상기의 경우 이외에 해당되면 μ_i그대로 출력하는 다수의 제2비교 및 누적기와; 하나의 클럭신호에 따라 계수신호 μ_i가 소정의 수 k보다 작지 아니할 때만 선택신호를 내보내는 판단기를 구비하고, 입력신호를 상기 곱셈 프로세싱 엘리먼트에 연결하고, 상기 곱셈 프로세싱 엘리먼트에 하나의 제1비교 및 누적기를 연결하고, 이 제1비교 및 누적기에 제2비교 및 누적기를 다수개 직렬로 연결한 후 다시 제1비교 및 누적기 하나를 연결하고 이어서 제2비교 및 누적기를 다수개를 연결한 다음 마지막으로 상기 판단기를 연결하여서 이루어진다.

제2도는 본 발명의 OS CFAR검파기의 실시간 신호처리를 위한 시스톨릭 어레이 하드웨어 구조의 일실시예를 나타내었다.

본 구조는 초기의 일정한 지연시간 후에는 한개의 새로운 데이타가 입력되면 하나의 검파 결과가 출력되는 실시간 처리가 가능한 구조이다.

제2도의 검파기는 기준 데이타의 갯수가 2n개인 경우를 예로 들어서 보인 것인데, 한개의 곱셈 프로세싱 엘리먼트 MUL PE(Multiply Processign Element: MUL PE), 두개의 제1비교 및 누적기 PE1(Compare-and-Add PE type-1:CAA 1 PE), n-1개의 제2비교 및 누적기 PE2(Compare-and-Add PE type-2:CAA 2 PE)와 한개의 판단기 DPE(Decision PE)로 구성되어져 있다.

제2도(a)는 n이 짝수인 경우의 시스톨릭 구조를 보인 것이다.

여기서 각 프로세싱 엘리먼트의 연결은 도시된 바와 같이, 각 PE들의 X_i출력은 다음단 PE의 X_i입력단자에 연결되고, X_i' 출력은 다음단 PE의 X_i' 입력단자에 연결되며, μ_i입력은 전단의 μ_i출력에 연결되거나 처음 시작하는 경우에는 μ_i(=0)로 세트된다.

상부 프로세싱 엘리먼트(PE₁, PE₂, ....PE_r-1, PE_r, PE_r+1)의 마지막 단인 PE_r+1의 μ_i-r-1출력은 하부 PE의 처음단인 PE_r+2에 연결되고 비교될 데이터를 그 전단의 PE_r에 주고 비교할 데이터는 래치시킨 것을 취한다. 상부 PE의 마지막 단인 PE_r+1은 CAA 1 PE이다.

마지막 단의 PE, 즉 출력단의 PE_n+1는 비교할 셀데이타를 PE1과 MULPE에서 받기만 한다.

제2도(b)는 n이 홀수인 경우의 시스톨릭 구조를 보인 것이다.

여기서도 각 프로세싱 엘리먼트의 연결은 도시된 바와 같이, 각 PE들의 X_i출력은 다음단 PE의 X_i입력단자에 연결되고, X_i'출력은 다음단 PE의 X_i'입력단자에 연결되며, μ_i입력은 전단의 μ_i출력에 연결되거나 처음 시작하는 경우에는 μ_i(=0)가 로 세트된다.

상부 프로세싱 엘리먼트(PE₁, PE₂, ....PE_r-1, PE_r)의 마지막 단인 PE_r의 μ_i-r출력은 하부 PE의 처음단인 PE_r+1에 연결되고, 비교할 데이터 하나를 하부의 PE_r+1에서 받고, 또 하나의 비교할 데이터는 래치시킨 것을 취한다.

하부 PE의 시작단인 PE_r+1은 CAA 1 PE이다.

마지막 단위 PE, 즉 출력단의 PE_n+1는 비교할 셀데이터를 PE1과 MULPE에서 받기만 한다.

PE들 사이에서 화살표로 표시한 것이 비교 데이터들의 수수관계를 가르킨다.

상수 T와 검파를 위해 설정된 값 k는 시스템 설계자가 검파기의 성능에 따라 미리 정하는 상수이므로 MUL PE와 DPE에 각각 미리 기억시켜 놓으면 된다.

그리고 각 프로세싱 엘리먼트들의 동작을 제2도(c)에 나타내었다.

제2도(c)-(가)은 MUL PE를 블륵으로 표시한 것인데, 이 MUL PE기능은, X_in→ X_out: 입력 데이타를 그대로 X_out출력으로 내보내고, X_in/T→ X'_out: 입력 데이타를 어떤 상수 T로 나누어서 X'_out출력으로 내보낸다.

제2도(c)-(나)은 DPE를 블록으로 표시한 것인데, 이 DPE기능은, 1, if μ_in≥_k: 입력된 μ_i가 k보다 작지 아니하면 "1"을 내보내고, O, Otherwise : 그렇지 아니하면 출력으로 "0"을 내보낸다.

제2도(c)-(다)은 PE1를 블록으로 표시한 것인데, 이 PE1 기능은, X_in→ X_out: 입력 데이터를 그대로 출력 X_out으로 내보내고, X'_in→ X'_out: 입력 데이터를 그대로 출력 X'_out으로 내보내고, μ_in+ 1, if μ_in≥_k: 입력된 μ_i가 k보다 작지 아니하면 "1"을 더하고, μ_in, Otherwise : 그렇지 아니하면 출력으로 "μ_in"을 그대로 내보낸다.

제2도(c)-(라)은 PE2를 블록으로 표시한 것인데, 이 PE2 기능은, X_in→ X_out: 입력 데이터를 그대로 출력으로 내보내고, X'_in→ X'_out: 입력 데이터를 그대로 출력으로 내보내고, μ_in+ 2, if X'_in≥Y_inand X'_in≥ Z_in: 입력된 X'_in이 기준신호인 다른셀의 데이터 Y_in보다 작지 아니하고 입력된 X'_in이 기준신호인 역시 다른 셀의 데이터 Z_in보다 작지 아나하면 μ_in에 "2"을 더하고, μ_in+ 1, if X'_in≥ Y_in, or X'_in≥Z_in: 입력된 X'_in이 기준신호인 다른셀의 데이터 Y_in보다 작지 아니하거나 또는 입력된 X'_in이 기준신호인 역시 다른 셀의 데이터 Z_in보다 작지 아니하면 μ_in에 "1"을 더하고, μ_in, Otherwise : 그렇지 아니하면 출력으로 " μ_in" 을 그대로를 내보낸다.

이러한 본 OSCFAR검파기가 시험셀의 데이터를 비교분석하여 표적의 유무를 판단하는 과정은 다음과 같다.

본 검파기에서 시험샘플 X_i가 MUL PE에 입력되면 이 값이 미리 입력된 값 T에 의하여 나누어지고 X_i'을 얻게 된다. 그리고 다음 클럭에서 X_i'과 X_i가 PE1에 입력되어 윈도우 W에 대한 프로세싱이 초기화된다.

이들과 함께 X_i'과 기준 데이타들과의 대소 비교 결과를 계수할 계수기의 초기 입력값 μ_i(=0)가 PE1에 입력된다.

한 클럭이 지나가면 X_i'은 윈도우 W_i내의 다른 기준 데이타들과 만나 그 크기가 비교된다.

n이 짝수인 경우, PE1에서부터 PE_n+1까지 가는 동안 각 PE(Processing Element)에서 X_i'이 만나는 윈도우 W_i내의 데이타를 순서대로 나열하면 다음과 같다.

여기서 괄호는 동일 PE에서 X_i'과 만나는 데이타를 의미한다.

즉 전체 시스템의 동작을 수식으로 간략히 설명하면 다음과 같다.

여기서 "③ For j = n-1, n-3, ..., 3, step-2"의 의미는 알고리즘설명시 일반적으로 사용하는 용어들을 사용한 것으로서, j가 3이 될때까지 변경되어가며 스텝이 2씩 줄어들면서 그 처리가 계속 수행되는 것을 의미한다.

"⑤ For j = 1, 3, ..., n-1, step 2" 의 의미도 역시 마찬가지인데, j가 n-1이 될때까지 스텝이 2씩 증가하면서 그 처리가 계속 수행되는 것을 의미한다.

n이 홀수일 경우 X_i'은 원도우 W_i내의 기준샘플들을 다음과 같은 순서로 PE1에서부터 PE_n+1까지 만나게 되어 그 크기가 비교된다.

각 CAA PE는 이웃 PE들에서부터 전송된 데이타와 X_i'의 크기를 비교하여 비교 결과에 따라 μ_i값을 갱신한다. X_i'과 X_i가 마지막 PE인 PE_n-1을 거치게 되면 μ_i는 윈도우 W_i내에 속한 기준 데아타들의 크기가 X_i'보다 작거나 같은 데이타의 갯수를 나타내게 되고, 이 값이 마지막 DPE에 도달하여 미리 정해놓은 값 k와 비교되어 표적의 유무를 판단하게 된다.

제곱기를 거친 OS CFAR입력에서의 임의의 데이타 열 S가 다음과 같다고 가정하자.

이때 2_n+1=9, T=1, k=7인 경우에 대한 본 발명의 실시예를 스냅샷으로 제3도에 나타내었다.

제3도의 (a)에서 보인 상태는 신호 X₁에서 X₇까지가 입력되어 프로세싱이 된 상태에서 추적할려는 시험데이터 X₈이 MUL PE에 입력되는 순간이며, X₈이 MUL PE에 입력이 되면 데이터 11에 "1"(T가 1이므로)이 곱해져서 X_i'가 11이 되고, 계수신호 μ₈은 "0"로 세트된다.

다음에 클럭신호에 따라 X₈인 11과, X_i'인 11 및 계수신호 μ₈인 "0"가 다음단 PE1인 CAA1으로 전해진다. PE1(CAA1)에서는 X₈'인 11과 선행데이터 X₄의 7이 비교되어서 X₈'인 11이 크므로 μ₈가 O에서 1로 정해진다.

그다음 클럭에 의하여 제3도의 (c)에서 보인 바와 같이, X₈'인 n이 PE2에서 선행 데이터 X₅인 6과 비교되어 11이 크고, X₆인 7과 비교되어 11이 크므로 μ₈가 1에서 2가 더하여져서 3으로 변환다. 즉 PE2에서 1인 μ₈가 3로 변하여진다.

다음에 제3도의 (d)에서 보인 바와 같이, X₈'인 11이 CAA1으로 가서 선행 데이터 X₇의 4과 비교되어 11이 크므로 μ₈에 1이 더하여 져서 4가 되고 다음 클럭에 하부 PE로 이동된다.

다음에는 제3도의 (e)에서 보인 바와 같이, X₈'인 11이 데이터 후행 데이터인 X₉의 데이터 13과 비교되어 11이 작고, X₈'인 11이 데이타 X₁₀의 데이터 5와 비교되어 11이 크므로 μ₈에 1이 더하여져서 4+1=5가 된다.

다음에 제3도의 (f)에서 보인 바와 같이, X₈'인 11이 후행 데이터 X₁₁의 8과 비교되어 11이 크고, 또 후행 데이터 X₁₂의 9와 비교되어 11이 크므로 μ₈에 2이 더하여져서 5+2=7가 된다.

다음에 제3도의 (g)에서 보인 바와 같이, X₈의 계수신호 μ₈인 7이 DPE에 입력되어서 k=7과 비교되어 7보다 작지 아니하므로 출력 H가 "1"로 세트된다.

다음 클럭에서, 마지막으로 제3도의 (h)에서 보인 바와 같이, DPE의 출력으로 H1이 출력된다.

여기서 DPE의 출력 H1은 DPE에 입력되는 μ_i가 k보다 작지않음을 나타내어 결국 H1은 표적신호로 판단을 내림을 나타내고, DPE의 결과 HO는 DPE에 입력되는 μ_i가 k보다 작음을 나타내어 표적이 없음을 나타낸다.

위에서 시험 데이터로 X₈을 추적하면서 X₈이 표적에서 반사되어온 데이터라는 것을 판단하여 내는 과정을 예로 들어 설명하였지마는 X₁, X₂, X₃, ....... X₁₄, X₁₅, X₁₆, ... 등의 셀 데이터들도 같은 과정으로 처리되어 표적신호 여부가 판단된다.

다음은 OS CFAR검파기의 변형인 OSGO CFAR와 OSSO CFAR검파기의 고안된 하드웨어 구조를 설명한다.

이것은 OS CFAR검파기의 구조를 변형한 것으로 특별히 FIFO(First In First Out) 레지스터가 추가되었다. 이 실시예에서는 CFAR검파기인 OSGO CFAR, OSSO CFAR 검파기의 실시간 신호처리가 가능한 하드웨어 구조를 제공하려는 것이다.

실시간 신호처리가 가능한 하드웨어 구조를 가짐으로써 실시간 표적 검파가 요구되는 레이다 시스템에 이용될 수 있는 것이다.

본 실시예에서는 입력되는 하나의 윈도우내에 있는 신호중에서 순서통계 신호를 만들어내기 위하여, 하나의 클럭신호에 따라 입력신호 X_i의 크기에 1/Q을 곱한 신호 X_i'와 X_i그대로의 신호 2개를 출력신호로 내보내는 곰셈 프로세싱 엘리먼트와; 하나의 클럭펄스에 따라 X_i및 X_i'를 입력으로 받아서 X_i와 X_i'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i보다 작지 아니하면 계수신호 μ_i에 +1을 더하고, X_i'가 상기 조건 이외의 경우에 해당되면 계수신호 μ_i그대로 출력하는 다수의 제1비교 및 누적기와; 하나의 클럭펄스에 따라 X_i, X_i' 및 μ_i를 입력으로 받아서 X_i와 X_i'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i와 제2비교셀의 신호 Z_i두개 모두 보다 작지 아니하면 μ_i에 +2을 더하고, X_i'가 제1비교셀의 신호 Y_i또는 제2비교셀의 신호 Z_i두개중 어느 하나 보다 작지 아니하면 μ_i에 +1을 더하고, X_i'가 상기의 경우 이외에 해당되면 μ_i그대로 출력하는 다수의 제2비교 및 누적기와; FIFO 레지스터와; 상부 계수신호 μU_i와 하부 계수신호 μD_i를 계산하여 최대치와 최소치를 구하는 최대최소선별기와; 계수신호 μ_i가 소정의 수 k보다 작지 아니할때만 선택신호를 내보내는 판단기를 구비하고, 입력신호를 상기 곱셈 프로세싱 엘리먼트에 연결하고, 상기 곱셈 프로세싱 엘리먼트에 하나의 제1비교 및 누적기를 연결하고, 이 제1비교 및 누적기에 제2비교 및 누적기를 다수개 직렬로 연결한 후 다시 제1비교 및 누적기 하나를 연결하고, 이어서 제2비교 및 누적기를 다수개를 연결하며, 제1비교 및 누적기의 계수신호 출력단자에 FIFO레지스터의 입력을 연결하고, 종단의 제2비교 및 누적기에서 발생된 하부계수신호와 FIFO레지스터를 통한 상부계수신호를 입력으로 받는 최대 최소선별기를 연결하고, 마지막으로 상기 판단기를 연결하여서 이루어진다.

각 기준샘플의 갯수가 n=짝수인 경우와 n=홀수인 경우에 대하여 CFAR검파기의 실시간 처리 가능한 하드웨어 구조를 제5도(a)와 제5도(b)에 나타내었다.

그리고, 제5도(c)에 제 일 실시예에서 설명하지 아니한 프로세싱 엘리먼트를 나타내었다. 제5도(c)에 제시하지 않은 프로세싱 엘리먼트는 제2도(c)와 동일하다.

초기의 일정한 지연시간 후에는 한개의 새로운 데이타가 입력되만 하나의 검파 결과가 출력되는 실시간 처리가 가능한 구조이다.

제5도(a)의 검파기는 기준 데이타의 갯수가 2n개인 경우를 예로 들어서 보인 것인데, 한개의 곱셈 프로세싱 엘리먼트 MUL PE(Multiply Processign Element : MUL PE), 두개의 제1비교 및 누적기 PE1(Compare-and-Add PE type-1:CAA 1 PE), n-1개의 제2비교 및 누적기 PE2(Compare-and-Add PE type-2 : CAA 2 PE)와, 한개의 FIFO레지스터, 최대최소선별기 CMB PE, 및 판단기 DPE(Decision PE)로 구성되어져 있다.

각 프로세싱 엘리먼트의 연결은 도시된 바와 같이 X_i출력은 X_i입력단자에 연결되고, X_i'출력은 X_i'입력단자에 연결되며, μ_i입력은 전단의 μ_i출력에 연결되거나 처음 시작하는 경우에는 μ_i(=0)가로 세트된다. 상부 프로세싱 엘리먼트의 마지막 단인 PE1의 μU_i출력은 FIFO레지스터의 입력에 연결되고 이 FIFO레지스터의 출력은 CMB PE의 한 입력에 연결된다.

비교될 셀데이터들은 입력측의 PE와 출력측의 PE사이에 서로 데이터를 주고 받도륵 연결되어 있다.

제5도(a)는 n이 짝수인 경우를 예로 들어 도시한 것이다.

이것은 상부 프로세싱 엘리먼트(PE₁, PE₂, ....PE_r-1PE_rPE_r+1)의 마지막 단인 PE_r+1의 μ1_i-r-1출력은 FIFO에 연결되고 하부 PE의 처음단인 PE_r+2에는 μ_i-r-1가 초기화(=0)된다.

마직막 단의 PE, 즉 출력단의 PE_n+1는 비교할 셀데이터를 PE1과 MULPE에서 받기만 하고, 상부 PE의 마지막 단인 PE_r+1인 CAA 1 PE는 비교될 데이터를 그 전단의 PE_r에 주고, 비교할 데이터는 자신의 것을 취한다.

PE들 사이에서 화살표로 표시한 것이 비교 데이터들의 수수관계를 가르킨다.

상수 Q와 검파를 위해 설정된 값 k는 사스템 설계자가 검파기의 성능에 따라 미리 정하는 상수이므로 MUL PE와 DPE에 각각 미리 기억시켜 놓으면 된다.

제5도(b)는 n이 홀수인 경우이다.

여기에서는 상부 프로세싱 엘리먼트(PE₁, PE₂, ....PE_r-1, PE_r)의 마지막 단인 PE_r의 μl_i-r-1출력은 FIFO에 연결되고 하부 PE의 처음단인 PE_r+1에는 μ_i-r가 초기화(=0)된다.

마지막 단의 PE, 즉 출력단의 P_n+1는 비교할 셀데이터를 PE1과 MULPE에서 받기만 하고, 상부 PE의 마지막 단인 PEr는 하부 PE의 처음단인 CAA 1 PE에서 비교할 데이터 하나를 받고, 또하나의 비교할 데이터는 자신의 것을 취한다.

PE들 사이에서 화살표로 표시한 것이 비교 데이타들의 수수관계를 가르킨다.

상수 Q와 검파를 위해 설정된 값 k는 시스템 설계가가 검파기의 성능에 따라 미리 정하는 상수이므로 MUL PE와 DPE에 각각 미리 기억시켜 놓으면 된다.

그리고 각 프로세싱 엘리먼트들 곱셈 프로세싱 엘리먼트 MUL PE(Multiply Processign Element: MUL PE), 제1비교 및 누적기 PE1(Compare-and-Add PE type-1:CAA 1 PE), 제2비교 및 누적기 PE2(Compare-and-Add PE type-2: CAA 2 PE)는 제1실시예에서 설명한 것들과 같고, FIFO레지스터는 먼저 들어간 데이타가 먼저 출력되는 레지스터이며, 최대최소선별기 CMB PE 및 판단기 DPE(Decision PE)는 제5도(c)에 도시한 바와 같이 동작하는 것이다.

제5도(c)-(가)은 CMB PE를 블록으로 표시한 것인데, 이 CMB PE 기능은,

제5도(c)-(나)은 DPE를 블륵으로 표시한 것인데, 이 DPE기능은, 1, if μ_in≥_k: 입력턴 μ_i가 k보다 작지 아니하면 "1"을 내보내고, O, Otherwise : 그렇지 아니하면 출력으로 "0"을 내보낸다.

이러한 본 OSGO 또는 OSSO CFAR검파기의 동작은 시험샘플 X_i가 MUL PE에 입력되면 이 값이 미리 입력된 값 T에 의하여 나누어지고 X_i'을 얻게 된다. 그리고 다음 클럭에서 X_i'과 X_i가 PE1에 입력되어 윈도우 W에 대한 프로세싱이 초기화된다.

이들과 함께 X_i'과 기준 데이타들과의 대소 비교 결과를 계수할 계수기의 초기 입력값 μ_i(=0)가 PE1에 입력된다.

한 클럭이 지나가면 X_i'은 윈도우 W_i내의 다른 기준 데이타들과 만나 그 크기가 비교된다.

n이 짝수인 경우, PE₁에서부터 PE_n+1까지 가는 동안 각 PE(Processing Element)에서 X_i'이 만나는 윈도우 W_i내의 데이타를 순서대로 나열하면 다음과 같다.

여기서 괄호는 동일 PE에서 X_i'과 만나는 데이타를 의미한다.

즉 전체 시스템의 동작을 수식으로 간략히 설명하면 다음과 같다.

제5도의 (A)의 경우, 즉 n이 짝수인 경우의 Modified OS CFAR의 동작은 다음과 같다.

n이 홀수일 경우 X_i'은 윈도우 W_i내의 기준샘플들을 다음과 같은 순서로 PE1에서부터 PE_n+1까지 만나게 되어 그 크기가 비교된다.

즉, 다음과 같은 동작을 하게 된다.

제5도의 (b)의 경우, 즉 n이 홀수인 경우의 Modified OS CFAR의 동작은 다음과 같다.

ix) Decision

여기서 For문은 위에서 이미 설명한 바와 같다.

각 CAA PE는 이웃 PE들에서부터 전송된 데이타와 X_i'의 크기를 비교하여 비교 결과에 따라 μ_i값을 갱신한다. X_i'과 X_i가 하부 마지막 PE인 PE_2n+1을 거치게 되면 μD_i는 윈도우 W_i내에 속한 하부 기준 데이타들의 크기가 X_i'보다 작가나 같은 데이타의 갯수를 나타내게 되고, X_i'과 X_i가 상부 마지막 PE인 PE_n+1을 거치게 되면 μU_i는 윈도우 W_i내에 속한 상부 기준 데이타들의 크기가 X_i'보다 작거나 같은 데이타의 갯수를 나타내게 된다.

FIFO레지스터를 거친 μU_i와 μD_i가 CMB PE에서 목적에 따라 계산되어 최종적으로 μ_i를 DPE에 출력한다.

이 값이 마지막 DPE에 도달하여 미리 정해놓은 값 k와 비교되어 표적의 유무를 판단하게 된다.

제곱기를 거친 임의의 데이타 열 S가 다음과 같다고 가정한다.

이때 2_n+1=9, T=1, k=3인 경우에 대한 본 발명의 제2실시예중 OSGO CFAR를 스냅샷으로 제6도에 나타내었다. 동작상태는 제3도에서 설명한 바와 유사하다.

한단계 한단계의 동작 과정을 보면;

제6도의 (a)에서 보인 상태는 신호 X₁에서 X₇까지가 입력되어 프로세싱이 된상태에서 추적할려는 시험데이터 X₈이 MUL PE에 입력되는 순간이며, X₈이 MUL PE에 입력이 되면 데이터 11에 "1"(T가 1이므로)이 곱해져서 X_i'가 n이 되고, 계수신호 μ2₈은 "0"로 세트된다.

다음에 클럭신호에 따라 X₈인 11과, X_i'인 11 및 계수신호 μ2₈인 "0"가 다음단 PE1인 CAA1으로 전해진다. PE1(CAA1)에서는 X₈'인 11과 선행데이터 X₄의 7이 비교되어서 X₈'인 11이 크므로 μ2₈가 O에서 1로 정해진다.

그다음 클럭에 의하여 제6도의 (c)에서 보인 바와 같이, X₈'인 n이 PE2에서 선행 데이터 X₅인 6과 비교되어 11이 크고, X₆인 7과 비교되어 11이 크므로 μ2₈가 1에서 2가 더하여져서 3으로 변한다. 즉 PE2에서 1인 μ2₈가 3로 변하여진다.

다음에 제3도의 (d)에서 보인 바와 같이, X₈'인 11이 CAA1(상부 PE의 마지막 단)으로 가서 선행 데이타 X₇의 4과 비교되어 11이 크므로 μ2₈에 1이 더하여 져서 4가 되고 다음 클럭에 하부 PE로 이동된다. 이때 상부PE의 마지막 단까지에서 비교되어 생성된 계수신호 μ2₈인 4가 FIFO에 입력되고, μ1₈이 "0" 으로 초기화된다.

다음에는 제6도의 (e)에서 보인 바와 같이, X₈'인 11이 후행 데이터인 X₉의 데이터 13과 비교되어 11이 작고, X₈'인 11이 후행데이터 X₁₀의 데이터 5와 비교되어 11이 크므로 μ1₈에 1이 더하여져서 1이 된다.

다음에 제6도의 (f)에서 보인 바와 같이, X₈'인 11이 후행 데이터 X₁₁의 8과 비교되어 11이 크고, 또 후행 데이터 X₁₂의 9와 비교되어 11이 크므로 μ1₈에 2이 더하여져서 1+2=3가 돤다.

다음에 제6도의 (g)에서 보인 바와 같이, X₈의 계수신호 μ2₈인 4와 μ1₈인 3이 CMB PE에 입력되어서, OSSO CFAR 또는 OSGO CFAR를 위하여 max 또는 min μ2₈및 μ1₈이 구하여진다. 여기서는 OSGO CFAR이므로 μ2₈및 μ1₈중에서 min 값 μ1₈이 취하여진다. 만약 OSSO CFAR이면 max값인 μ2₈4가 선택되어진다.

다음 클럭에서, 제6도의 (h)에서 보인 바와 같이, μ1₈인 3이 DPE에 입력되어 미리 설정된 k값 3과 비교되어 3보다 작지 아니하므로 출력으로 H1이 되어 다음 클럭에서 출력된다. 그래서 X₈이 표적신호라고 판단된다.

여기서 DPE의 출력 H1은 DPE에 입력되는 μ_i가 k보다 작지않음을 나타내어 결국 H1은 표적신호로 판단을 내림을 나타내고, DPE의 결과 HO는 DPE에 입력되는 μ_i가 k보다 작음을 나타내야 표적이 없음을 나타낸다.

이 예에서도 시험데이터로 X₈을 추적하면서 X₈이 표적에서 반사되어온 데이터라는 것을 판단하여 내는 과정을 예로 들어 설명하였지마는 역시 X₁, X₂, X₃, … X₁₄, X₁₅, X₁₆, ... 등의 셀데이터들도 같은 과정으로 처리되어 표적신호 여부가 판단된다.

n이 홀수인 경우에도 같은 방식으로 동작되며, 설명의 간략화를 위하여 n이 4인 경우만을 설명하였지마는 기타의 경우도 같은 방식으로 동작됨은 당연하다.

이상 설명한 바의 본 발명을 이용하므로써, 종래의 검파기, OS CFAR계열의 검파기들, OSGO 또는 OSSO CFAR계열의 검파기들의 문제점을 해결한 고속의 CFAR계열의 검파기를 실현하여 실시간 신호처리를 가능하게 할 수 있다.

Claims (4)

1. 입력되는 다수의 셀신호중에서 수서통계 신호를 만들어 내기 위한 비선형 필터에 있어서, 하나의 클럭신호에 따라 입력신호 Xi의 크기에 계수 1/T을 곱한 신호 X_i'와 X_i그대로의 신호를 출력신호로 내보내는 곱셈 프로세싱 엘리먼트와; 하나의 클럭펄스에 따라 X_i및 X_i'를 입력으로 받아서 X_i와 X_i'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i보다 작지 아니하면 계수신호 μ_i에 +1을 더하고, X_i'가 상기 조건이외의 경우에 해당되면 계수신호 μ_i그대로 출력하는 다수의 제1비교 및 누적기와; 하나의 클럭펄스에 따라 X_i, X_i' 및 μ_i를 입력으로 받아서 X_i와 X_i'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i와 제2비교셀의 신호 Z_i두개모두 보다 작지 아니하면 μ_i에 +2을 더하고, X_i'가 제l비교셀의 신호 Y_i또는 제2비교셀의 신호 Zi 두개중 어느 하나 보다 작지 아니하면 μ_i에 +1을 더하고, X_i'가 상기의 경우 이외에 해당되면 μ_i그대로 출력하는 다수의 제2비교 및 누적기와; 하나의 클럭신호에 따라 계수신호 μ_i가 소정의 수 k보다 작지 아니한가를 비교하여 선택신호를 내보내는 판단기를 구비하고, 입력신호를 상기 곱셈 프로세싱 엘리먼트에 연결하고, 상기 곱셈 프로세싱 엘리먼트에 하나의 제1비교 및 누적기를 연결하고, 이 제1비교 및 누적기에 제2비교 및 누적기를 다수개 직렬로 연결한 후 다시 제1비교 및 누적기 하나를 연결하고 이어서 제2비교 및 누적기를 다수개를 연결한 다음 마지막으로 상기 판단기를 연결하여서 이루어지는 비선형 필터.
2. 입력되는 하나의 윈도우내에 있는 신호중에서 수서통계 신호를 만들어내기 위하여, 하나의 클럭신호에 따라 입력신호 X_i의 크기에 계수 1/Q을 곱한 신호 X_i' 와 X_i그대로의 신호를 출력신호로 내보내는 곱셈 프로세싱 엘리먼트와; 하나의 클럭펄스에 따라 X_i및 X_i'를 입력으로 받아서 X_i와 Xi'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i보다 작지 아니하면 계수신호 μ_i에 +1을 더하고, X_i'가 상기 조건 이외의 경우에 해당되면 계수신호 μ_i그대로 출력하는 다수의 제1비교 및 누적기와; 하나의 클럭펄스에 따라 X_i, X_i' 및 μ_i를 입력으로 받아서 X_i와 X_i'는 그대로 출력으로 내보내고, X_i'가 제1비교셀의 신호 Y_i와 제2비교셀의 신호 Z_i두개 모두보다 작지 아니하면 μ_i에 +2을 더하고, X_i가 제1비교셀의 신호 Y_i또는 제2비교셀의 신호 Z_i두개중 어느 하나 보다 작지 아니하면 μ_i에 +1을 더하고, X_i'가 상기의 경우 이외에 해당되면 μ_i그대로 출력하는 다수의 제2비교 및 누적기와; FIFO레지스터와; 상부 계수신호 μU_i와 하부 계수신호 μD_i를 계산하여 최대치와 최소치를 구하는 최대최소선별기와; 계수신호 μ_i가 소정의 수 k보다 작지 아니할 때만 선택신호를 내보내는 판단기를 구비하고, 입력신호를 상기 곱셈 프로세싱 엘리먼트에 연결하고, 상기 곱셈 프로세싱 엘리먼트에 하나의 제1비교 및 누적기를 연결하고, 이 제1비교 및 누적기에 제2비교 및 누적기를 다수개 직렬로 연결한 후 다시 제1비교 및 누적기 하나를 연결하고, 이어서 제2비교 및 누적기를 다수개를 연결하며, 제1비교 및 누적기의 계수신호 출력단자에 FIFO레지스터의 입력을 연결하고, 종단의 제2비교 및 누적기에서 발생된 하부계수신호와 FIFO레지스터를 통한 상부계수신호를 입력으로 받는 최대최소선별기를 연결하고, 상기 최대최소선별기에 판단기를 연결하여서 이루어지는 비선형 필터.
3. 입력되는 다수의 셀신호중에서 수서통계 신호를 만들어내기 위한 방법에 있어서, 1) 입력신호 X_i의 크기에 어떤 계수를 곱하여 신호 X_i'를 만들고, 2) 신호 X_i'를 다른 입력신호와 비교한 계수신호 μ_i를 "0"으로 초기화하고, 3) 다수의 선행 입력신호들과 하나하나 비교하여 계수신호를 갱신하고, 4) 다수의 후행 입력신호들과 하나하나 비교하여 계수신호를 갱신하고, 5) 미리 설정된 수와 최종 갱신된 계수신호를 비교하여 이 계수신호가 설정된 수보다 작기 아니하면 입력신호 X_i를 표적신호라고 판단하는 단자들을 포함하여 이루어지는 것이 특징인 순서통계 신호를 발생하는 방법.
4. 입력되는 다수의 셀신호중에서 수서통계 신호를 만들어내기 위한 방법에 있어서, 1) 입력신호 X_i의 크기에 어떤 계수를 곱하여 신호 X_i'를 만들고, 2) 신호 X_i'를 다른 입력신호와 비교한 제1계수신호 μ2_i를 "0"으로 초기화하고, 3) 다수의 선행 입력신호들과 하나하나 비교하여 제1계수신호 μ2_i를 갱신하고, 4) 이 μ2_i를 선입선출 레지스트에 입력시키고, 5) 신호 X_i'를 다른 입력신호와 비교한 제2계수신호 μ1_i를 "0"으로 초기화하고, 6) 다수의 후행 입력신호들과 하나하나 비교하여 제 2개수신호 μ1_i를 갱신하고, 7) 제1계수신호와 제2계수신호를 비교하여 큰 것을 택하거나 작은 것을 선택하고, 8) 이 선택된 제1 또는 제2선택신호를 미리 설정된 수와 비교하여 설정된 수보다 작지 아니하면 입력신호 X_i를 표적신호라고 판단하는 단계들을 포함하여 이루어지는 것이 특징인 순서통계 신호를 발생하는 방법.