KR100269363B1 - 디지털텔레비전의수평동기신호검출장치 - Google Patents

Abstract

잔류측파대(VSB) 방식을 사용하는 미국향 디지탈 TV 수신기에서의 수평 동기 신호 검출 장치에 관한 것으로서, 특히 입력되는 디지탈 데이타에서 부호 정보를 가지는 최상위 비트만을 사용하여 데이터 세그먼트의 형태를 판별하고, 판별 결과가 '1001' 또는 '0110'이면 한 데이터 세그먼트 전의 적분값에 2를 더하고, 그 이외의 값을 가지면 -1을 더한 후 특정 임계값과 비교하여 특정 임계값보다 크다고 판별되면 수평 동기 구간이라는 신호를 출력함으로써, 회로 구성이 간단해지고 세그먼트 적분부의 830 심볼 지연기의 정밀도를 낮출 수 있으므로 이를 IC화할 시 게이트의 수를 줄일 수 있어 집적도가 용이하고 IC 사이즈가 작아지며 이로 인해 코스트가 다운된다. 또한, 수신되는 신호의 부호 비트만을 이용하여 수평 동기 신호의 형태를 판별하는데 올바른 극성의 수평 동기 신호뿐만 아니라 반전된 극성의 수평 동기 신호도 포함시킴으로써, 정확한 수평 동기 신호의 검출이 이루어진다.

Description

디지털 텔레비전의 수평 동기 신호 검출 장치{apparatus for detected data segmant sync signal of digital tv}

본 발명은 잔류측파대(VSB) 방식을 사용하는 미국향 디지탈 TV 수신기에서의 수평 동기 신호 검출 장치에 관한 것이다.

고선명 ＴＶ(High Definition Television ; ＨＤＴＶ)는 극장에서의 감동을 안방에서 그대로 느낄 수 있도록 하기 위해 개발된 차세대 디지털 ＴＶ 시스템이다. 현재의 아날로그 ＴＶ와 비교할 때 화면의 해상도가 훨씬 높고(예：1080×1920) 가로방향으로 더 넓으며 (영화의 종횡비인 4：3.5：3.1.85：1.2.4:1 등을 최대한 수용할 수 있도록 16:9로 결정됨) ＣＤ 수준의 음향이 다채널(최대 5.1채널)로 공급된다.

이러한 디지털 TV는 미국, 유럽, 일본이 각각 나름대로 방송방식 및 규격을 마련하여 표준화를 추진하고 있다. 미국의 경우 전송 포맷은 미국의 제니스(Zenith)에서 제안한 잔류측파대(VSB) 방식을 채택하고 있고, 압축 포맷은 비디오 압축에는 엠펙(MPEG)을, 오디오 압축에는 돌비 AC-3을 채택하고 있으며, 디스플레이 포맷은 기존의 디스플레이 방법과 호환성을 갖도록 규정하고 있다.

상기와 같은 규격에 의하여 압축된 영상 데이터를 디지털 방식으로 송신하기 위해서 상기 압축된 영상 데이터 상에 에러 정정 코딩(Error Correction Coding ; ECC)을 수행한다. 이때, 수신측에서의 데이터 복원을 용이하게 하기 위하여 데이터를 송신하기 전에 데이터들 사이에 동기 신호를 약속된 주기로 만들어 삽입한다.

상기 동기 신호는 크게 두가지로 분류되는데, 하나는 수평 동기 신호로서 데이터 세그먼트 동기 신호로 불리기도 하고, 다른 하나는 수직 동기 신호로서 필드 동기 신호로 불리기도 한다.

여기서, 1 데이터 세그먼트를 먼저 살펴보면, 도 1에 도시된 바와 같이, 4 심볼의 수평 동기 신호와 832 심볼의 데이터로 구성되는데, 수평 동기 신호는 에러 정정 코딩되어 있지 않다. 즉, 각 데이터 세그먼트는 4 심볼의 수평 동기신호와 832심볼의 데이타신호로 구성된다. 프레임(frame)은 313 데이터 세그먼트로 이루어지는데, 313 데이터 세그먼트는 트레이닝 시퀀스(Training sequence) 신호가 포함되어 있는 하나의 필드 동기 세그먼트와 312의 일반 데이타 세그먼트로 이루어진다.

즉, 방송국과 같은 송신측에서는 신호를 송신하기 전에 원하는 전력 레벨로 변화시켜 주는 맵퍼(Mapper)를 통과시키게 되는데 지상방송용 8 VSB의 경우 맵퍼의 출력 레벨은 8 단계의 심볼 값(진폭 레벨) 즉, -168, -120, -72, -24, 24, 72, 120, 168 중 하나이다. 또한, 상기 맵퍼에서는 약속에 의해 832 심볼마다 4심볼의 수평 동기 신호를 강제로 만들어 삽입하고, 313 데이터 세그먼트 위치에서는 필드 동기 신호를 강제로 만들어 삽입한다. 이때, 상기 수평 동기 신호의 약속된 형태는 논리적으로 1, 0, 0, 1이고, 맵퍼 출력 레벨은 동기가 '1'일 때 '120', '0'일 때 '-120'으로 할당된다. 즉, 수평 동기 신호는 2개의 레벨만을 갖고 계속해서 매 데이터 세그먼트마다 반복된다.

따라서, 송신측에서 전송되는 신호의 형태는 도 2에서와 같이 에러 정정 코딩되지 않은 수평 동기 신호, 에러 정정 코딩된 데이터가 1 데이터 세그먼트를 구성하면서 연속적으로 전송된다.

한편, 텔레비전과 같은 수신측에서는 도 3에 도시된 바와 같이 VSB 변조된 RF 신호가 안테나를 통해 수신되면 튜너(31)는 튜닝에 의해 원하는 채널의 주파수를 IF 신호로 변환하고, FPLL부(32)는 상기 튜너(31)에서 출력되는 IF 신호를 베이스 밴드의 I, Q 신호로 복조하여 주파수와 위상을 록킹한다. 즉, 상기 FPLL부(32)는 주파수 트랙킹 루프와 PLL을 일체화한 회로로서, 먼저 주파수를 록킹하고 주파수가 록킹되면 위상을 록킹한다.

그리고, 아날로그/디지탈(Analog/Digital ; A/D) 변환부(33)는 상기 FPLL부(32)의 I 신호를 10비트의 디지털 데이터로 변환한다. 여기서, Q 신호는 캐리어 복구에만 이용된다. 동기 복원부(34)는 타이밍 복구등에 이용하기 위해 디지털로 변환된 10비트의 데이터를 이용하여 송신시 삽입되었던 수평 동기 신호, 필드 동기 신호등을 복원한다. 이 동기 신호들은 수신된 데이터의 복구가 편리하도록 배려된 것으로서, 오검출 될 때는 데이터의 복구가 제대로 이루어지지 않아 전체 시스템에 커다란 악영향을 미치게 된다.

등화 및 에러정정부(35)는 상기 동기 복원부(34)에서 복원된 수평, 필드 동기 신호들을 트레이닝 신호로 이용하여 심볼간 간섭을 일으키는 진폭의 선형 왜곡, 건물이나 산등에서 반사되어 생기는 고스트 등을 수정하는 등화(Equalization)를 수행한 후 전송 채널을 통하여 발생된 에러등을 정정한다. 비디오 디코더(36)는 상기 등화 및 에러 정정된 신호를 엠펙(MPEG) 알고리즘으로 디코딩하여 시청자가 볼 수 있는 신호로 만든다.

이때, 상기 동기 복원부(34)는 A/D 변환부(33)에서 출력되는 다수의 비트(예를들면 10bit)의 디지탈 데이터를 입력받아 수평 동기 신호 형태인 '1001'과 수신된 신호 사이의 상관값을 계산하여 1 세그먼트 직전에 입력된 신호와 더한 후 소정의 임계치와 비교하여 송신측에서 삽입한 수평 동기의 위치를 알려주는 수평 동기 신호를 생성한다.

그러나, 상기된 동기 복원부(33)는 10비트의 디지탈 데이터를 모두 사용하여 적분을 수행하기 때문에 1 데이터 세그먼트의 심볼을 지연시키는 지연기의 정밀도를 6비트로 가정하면 10×6 비트로 확장되므로 회로 구성이 매우 복잡해지고, 이를 IC화할 시 게이트 수가 기하학적으로 증가하게 된다. 이는 IC 사이즈의 증가와 함께 가격 상승을 초래한다.

또한, 수평 동기 신호의 형태는 '1001'을 가지나 상기 FPLL부(12)의 알고리즘 특성으로 인해 극성이 반전되어 '0110'의 형태를 가질 수도 있다. 그러나, 종래에는 극성이 반전되어 있는 경우를 전혀 고려하지 않고 동기 신호를 검출하였다. 따라서, 동기 검출이 정확히 이루어지지 않는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 입력되는 디지탈 데이터 중 해당심볼에 대한 부호정보를 가지는 비트만을 이용하여 수평 동기 신호를 검출함으로써 회로구성이 간단한 디지탈 TV의 수평 동기 신호 검출 장치를 제공함에 있다.

본 발명의 다른 목적은 수평 동기 신호의 형태판단시 신호의 극성이 바뀐 것에 대한 형태도 고려하여 판별함으로써 동기검출이 정확히 이루어지는 디지탈 TV의 수평 동기 신호 검출 장치를 제공함에 있다.

도 1은 일반적인 디지탈 TV의 데이터 프레임의 구조를 나타낸 도면

도 2는 도 1의 1 데이터 세그먼트의 전송 형태를 보인 도면

도 3은 일반적인 디지탈 TV 수신기의 구성 블록도

도 4는 본 발명에 따른 디지탈 TV의 수평 동기 신호 검출 장치의 구성 블록도

도 5는 도 4의 세그먼트 상관부의 상세 블록도

도 6은 도 4의 세그먼트 적분부의 상세 블록도

도 7은 도 4의 세그먼트 슬라이서의 상세 블록도

도면의 주요 부분에 대한 부호의 설명

31 : 튜너 32 : FPLL부

33 : A/D 변환부 34 : 동기 복원부

35 : 등화/ECC부 36 : 비디오 디코더

41 : 세그먼트 상관부 42 : 세그먼트 적분부

43 : 세그먼트 슬라이서 44 : 세그먼트 디코더

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지탈 TV의 수평 동기 신호 검출 장치는, 입력되는 디지탈 데이터 중 부호 정보를 가지는 비트만을 사용하여 데이터 세그먼트의 형태를 판별하고, 판별 결과가 '1001' 또는 '0110'이면 한 데이터 세그먼트 전의 적분 값에 2를 더하고, 그 이외의 값을 가지면 -1을 더한 후 특정 임계값과 비교하여 특정 임계값보다 크다고 판별되면 수평 동기 구간이라는 신호를 출력함을 특징으로 한다.

본 발명은 상기 수평 동기 구간을 알리는 신호가 출력되면 이 신호의 신뢰도를 검사한 후 수평 동기 신호를 필요로 하는 블록에 맞는 타이밍으로 검출된 동기 신호를 제공함을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 4는 본 발명에 따른 디지털 TV의 수평 동기 신호 검출 장치의 구성 블록도로서, 입력되는 10비트의 디지털 데이터 중 해당심볼에 대한(DIN 9;0) 부호 정보를 가지는 비트(Din[9])만을 이용하여 데이터 세그먼트의 형태를 판별하고 그에 따른 로직 신호를 출력하는 세그먼트 상관부(41), 상기 세그먼트 상관부(41)의 출력 데이터를 832 심볼을 주기로 계속 더하여 수평 동기 구간과 데이터 구간을 구분하는 세그먼트 적분부(42), 상기 세그먼트 적분부(42)의 출력을 특정 임계값과 비교하여 특정 임계값보다 크다고 판별되면 수평 동기 구간이라는 신호를 출력하는 세그먼트 슬라이서(43) 및 상기 세그먼트 슬라이서(43)에서 출력되는 수평 동기 구간이 맞는지 신뢰도를 검사한 후 수평 동기 신호를 필요로 하는 블록에 검출된 수평 동기 신호를 제공하는 세그먼트 디코더(44)로 구성된다.

상기 세그먼트 상관부(41)는 도 5에 도시된 바와같이, 10비트의 디지털 데이터중 부호 비트만을 입력받아 반전시키는 인버터(51), 상기 인버터(51)의 출력을 1심볼씩 순차 지연시키는 직렬 연결의 3개의 지연기(52,53,54), 상기 인버터(51)와 각 지연기(52,53,54)의 출력이 '1001' 형태이면 1을 출력하는 앤드 게이트(55), 상기 인버터(51)와 지연기(52,53,54)의 출력이 '0110' 형태이면 1을 출력하는 앤드 게이트(56), 상기 두 앤드 게이트(55,56)의 출력을 논리 조합하여 입력되는 데이터의 형태가 '1001'이면 '+1'을, '0110'이면 -1을 출력하고, 그 이외의 경우에는 0을 출력하는 출력 제어부(56), 및 상기 출력 제어부(56)의 출력 데이터를 타이밍 정렬시키는 플립플롭(58)으로 구성된다.

상기 지연기(52,53,54)는 플립플롭으로 구성할 수 있다.

이와 같이 구성된 본 발명에서 매 데이터 세그먼트마다 삽입되어 있는 4 심볼의 수평 동기 신호의 형태는 1001을 가지도록 약속되어 있지만, 상기 FPLL부(32)의 동기 위상이 0도이면 1001를 가지고, FPLL부(32)의 동기 위상이 180도이면 극성이 반전되어 0110를 가진다. 따라서, A/D 변환부(33)로부터 출력되는 10비트의 디지털 신호는 이러한 상기 FPLL부(32)의 부정확성 때문에 신호의 극성을 알 수 없다. 즉, 입력되는 신호는 초기에 극성이 바뀔 수도 있으므로 수평 동기 신호의 형태가 '0110'일 수도 있다.

따라서, 상기 세그먼트 상관부(41)는 상기 A/D 변환부(33)의 출력 중 부호 정보를 가지고 있는 최상위 비트만을 사용하여 데이터 세그먼트가 1001 또는 0110의 형태를 가지는지 그 이외의 형태를 가지는지를 판별한다.

이를 위해, 상기 A/D 변환부(33)에서 출력되는 10비트의 디지털 데이터중 최상위 부호 비트만 세그먼트 상관부(41)의 인버터(51)로 입력된다. 이때, 송신측에서 데이타 세그먼트 동기 신호의 전력 레벨은 120과 -120으로 맵핑되어 있으므로 120의 부호 비트는 0이고 -120의 부호 비트는 1이다. 그런데, 데이타 세그먼트 동기 신호의 정극성은 120,-120,-120,120(즉, 1001), 부극성은 -120,120,120,-120(즉, 0110)이므로 부호 비트를 데이타 세그먼트 동기 신호와 같은 형태로 하기 위해 인버터(51)를 사용한다.

상기 인버터(51)에서 반전된 신호는 심볼 단위로 입력 데이터를 지연시키는 3개의 지연기(52,53,54)를 순차적으로 거친다. 따라서, 입력되는 4 심볼의 데이터의 형태가 '1001'이면 앤드 게이트(55)의 출력이 '1'이 되고, '0110'이면 앤드 게이트(56)의 출력이 '-1'이 되며, 그 이외의 경우에는 앤드 게이트(55,56)의 출력은 모두 '0'이 된다. 여기서, 앤드 게이트(55,56)의 출력이 모두 '1'이 되는 경우는 없다.

그리고, 상기 출력 제어부(57)는 앤드 게이트(55,56)의 출력을 논리 조합하여 입력되는 데이터의 형태가 '1001'이면 '1'을, '0110'이면 -1을 출력하고, 그 이외의 경우에는 0을 출력한다. 플립플롭(58)은 출력 제어부(57)에서 출력되는 데이터의 타이밍을 정렬한 후 세그먼트 적분부(42)로 출력한다.

즉, 상기 출력 제어부(57)는 오아 게이트를 이용하여 상기 두 앤드 게이트(55,56)의 출력을 오아링한 후 오아 게이트의 출력은 b라고 하고, 앤드 게이트(56)의 출력은 a라고 하면 원하는 결과를 하기 표 1과 같이 얻을 수 있다.

	a	b	출력 제어부(57)의 출력 값
정극성의 동기 신호	0	1	1
부극성의 동기 신호	1	1	-1
기타	0	0	0

즉, 상기 표 1에서 a를 부호 데이터라고 가정하면, 상기 출력 제어부(57)에서 출력되는 데이터는 1, -1, 0중 하나이다. 여기서, 정 또는 부 극성의 수평 동기 신호가 한 심볼만 어긋나도 앤드 게이트(55,56)의 출력이 '0'이므로 상기 출력 제어부(57)의 출력은 0이 된다. 또한, 데이터 구간에서도 데이터의 형태가 '1001' 또는 '0110'가 아니면 마찬가지 이유로 출력 제어부(57)의 출력은 '0'이 된다. 이때, 4 심볼의 수평 동기 신호는 832 심볼마다 삽입되어 있으므로 상기 출력 제어부(57)에서 '0'이 나올 확률이 제일 높다.

상기 세그먼트 상관부(41)의 출력은 상기 세그먼트 적분부(42)로 입력된다.

상기 세그먼트 적분부(42)는 입력되는 신호를 832 심볼을 주기로 계속해서 더하여 데이터 구간과 수평 동기 구간을 구분한다. 즉, 송신된 신호가 채널을 통과하면서 잡음이 섞일 경우에는 항상 수평 동기 신호의 형태를 가질 수 없다. 따라서 여러개의 데이터 세그먼트의 값을 적분해야만 수평 동기 신호의 위치를 판단할 수 있다.

이를 위해 상기 세그먼트 적분부(42)는 도 6에 도시된 바와같이, 상기 세그먼트 상관부(41)의 출력이 +1 또는 -1이면 데이터 값을 2로 변환하여 출력하고, 0이면 -1로 변환하여 출력하는 데이터 값 변환부(61), 상기 데이터 값 변환부(61)의 출력 데이터에 832 심볼 이전의 값을 더하는 가산기(62), 상기 가산기(62)에서 출력되는 데이터의 타이밍 정렬을 위한 플립플롭(63), 상기 플립플롭(63)의 출력이 정해진 정밀도의 한계값을 넘어서면 이를 제한하는 리미터(64), 상기 리미터(64)에서 출력되는 데이터의 타이밍 정렬을 위한 플립플롭(65), 및 상기 플립플롭(65)을 통해 출력되는 데이터를 830 심볼동안 지연시키는 830 심볼 지연기(66)로 구성된다. 여기서, 상기 플립플롭(63,65)에 의해 입력 데이터는 각각 1 심볼씩 2 심볼이 지연되므로 830 심볼 지연기(66)에서 출력되는 데이터는 결국 832 심볼 지연된 데이터이다.

이때, 상기 세그먼트 적분부(42)는 무한 루프로 구성되어 있으므로 먼저 초기값을 설정해 줄 필요가 있다. 예컨대, 830 심볼 지연기(66)의 출력 데이타를 6비트의 정밀도를 갖도록 구성하여 31과 -32를 상위 극한 값과 하위 극한 값으로 설정하였다면 처음 832 심볼이 가산기(62)로 입력되는 동안은 830 심볼 지연기(66)에서 초기값으로 -32를 832 심볼동안 출력하도록 설정한다.

따라서, 상기 가산기(62)는 처음 832 심볼 동안은 830 심볼 지연기(66)에서 출력되는 -32와 상기 데이터 값 변환부(61)에서 순차적으로 출력되는 데이터를 더한 후 플립플롭(63)을 통해 타이밍을 정렬하여 리미터(64)로 출력한다.

이때, 상기 830 심볼 지연기(66)에서 출력되는 데이타는 6비트의 정밀도를 갖는다고 가정하였으므로 상기 가산기(62)의 출력은 가산 과정에 의해 7비트의 정밀도를 가지게 된다. 그러나, 하드웨어의 제약성 때문에 적분기의 정밀도를 무한히 크게 할수는 없다. 따라서, 한정된 정밀도의 적분기를 사용하여야 하는데, 제한된 정밀도를 가지고 그냥 적분을 계속하게 되면 오버 플로우 또는 언더 플로우가 발생하므로, 상기 리미터(64)는 상기 가산기(62)에서 출력되는 데이터가 6 비트의 한계를 넘어서면 6 비트의 값들 중 상위 극한 값 또는 하위 극한값으로 제한하여 오버 플로우 또는 언더 플로우를 방지한다. 예를들어, 상기 리미터(64)로 입력되는 신호가 32를 넘어서면 이 값들은 6비트로 표현할 수 없으므로 6비트의 상한 값인 31로 제한하여 출력하고, -33을 넘어서는 값들은 마찬가지로 6 비트의 하한 값인 -32로 제한하여 출력한다. 그리고, 상기 리미터(64)의 출력은 플립플롭(65)을 통해 타이밍 정렬된 후 830 심볼 지연기(66)로 출력됨과 동시에 세그먼트 슬라이서(43)로 출력된다.

예를들어, 데이터 값 변환부(61)에서 832 심볼 동안 한 심볼에서만 +2(즉, 수평 동기 구간)를 출력하고 나머지 심볼에서는 -1(즉, 데이터 구간)를 출력하였다고 가정하면, 상기 가산기(62)의 출력은 -1이 출력되는 심볼 위치에서는 -33이 되고, +2가 출력되는 심볼 위치에서는 -30이 된다. 상기 리미터(64)는 -33은 6비트의 하한 극한값인 -32로 제한하여 출력하고, -30은 그대로 출력한다.

상기 가산기(62)의 출력이 상기 플립플롭(63,65), 및 830 심볼 지연기(66)를 통해 다시 832 심볼이 지연된 후 가산기(62)로 피드백되면 상기 가산기(62)의 출력은 -1이 출력되는 심볼 위치에서는 -33이 되고, +2가 출력되는 심볼 위치에서는 -28이 된다. 상기 리미터(64)는 -33은 -32로 제한하여 출력하고, -28은 그대로 출력한다. 상기 가산기(62)는 세그먼트 상관부(41)에서 출력되는 데이터가 1 또는 -1이면 한 데이터 세그먼트 전의 적분 값에 2를 더하고, 0이면 -1을 더한다. 즉, 상기 가산기(62)에서는 데이터 세그먼트마다 같은 위치의 데이터들이 더해진다. 따라서, 상기 세그먼트 적분부(42)는 전체 832 심볼을 주기로 적분을 하게된다.

이와 같은 적분 과정이 여러 데이터 세그먼트동안 반복해서 수행되면 수평 동기 신호의 구간에서는 적분값이 커지고, 일반 데이터 구간에서는 적분 값이 작아진다. 즉, 데이터 구간은 세그먼트 상관부(41)에서 출력되는 데이터가 0일 확률이 많으므로 적분을 계속 반복하게 되면 -쪽으로 감소하고, 동기 구간은 +1 또는 -1일 확률이 많으므로 적분을 계속 반복하게 되면 +쪽으로 증가한다. 따라서, 시간이 많이 지나게 되면 동기 구간은 +31로 수렴하고, 데이터 구간은 -32로 수렴한다. 이때, 데이터 구간이 '1001' 또는 '0110' 값을 가져 순간적으로 증가할 수는 있어도 시간이 지나면 결국 0보다 작아지게 된다.

이와같이 본 발명은 부호 비트만을 사용하여 적분을 수행하므로 830 심볼 지연기(66)의 정밀도는 6비트로만 확장된다. 따라서, 830 심볼 지연기(66)의 게이트 수가 작아져 회로가 단순해지고 이로인해 가격도 다운된다.

상기 세그먼트 적분부(42)의 출력은 세그먼트 슬라이서(43)로 입력된다.

상기 세그먼트 적분부(42)의 출력 중 수평 동기 신호 구간에서는 큰 값을 가지고 데이터 구간에서는 작은 값을 가지므로, 상기 세그먼트 슬라이서(43)는 미리 설정된 특정 임계값을 기준으로 이 임계값보다 세그먼트 적분부(42)의 출력이 더 큰 값을 가지면 수평 동기 신호 구간이라는 신호를 출력한다.

도 7은 상기 세그먼트 슬라이서(43)의 실시예로서, 비교기를 이용할 수 있으며, 임계값은 '0'으로 설정하였다. 그러므로, 상기 세그먼트 적분부(42)의 출력이 0보다 크면 세그먼트 슬라이서(43)는 '1'을 출력하여 수평 동기 구간임을 알리고, 0보다 작으면 '0'을 출력하여 데이터 구간임을 알린다. 이로 인해, 데이터 구간은 무시할 수 있게된다.

상기 세그먼트 슬라이서(43)의 출력은 세그먼트 디코더(44)로 입력되는데, 세그먼트 디코더(44)에는 컨피던스 카운터가 있어 상기 세그먼트 슬라이서(43)의 출력이 수평 동기 신호 구간을 나타내는 것에 관한 신뢰도를 검사한다. 즉, 상기 세그먼트 슬라이서(43)의 출력이 계속해서 같은 위치에서 수평 동기 신호라는 출력을 하면 신뢰도를 1 스텝 높이고, 다른 위치이면 신뢰도를 1스텝 감소시킨다.

상기 세그먼트 슬라이서(43)에서 '0'보다 큰 값은 832 심볼마다 한 번씩만 나와야하는데, 데이터의 극성으로 인해 한 번 이상 나오는 동기 신호 오류가 발생할 수 있으므로 컨피던스 카운터는 입력되는 신호의 신뢰도를 검사하여 정확한 동기 신호라고 판단되면 이때의 신호는 동기 신호로 사용해도 좋다는 세그먼트 록 신호를 출력한다. 이때, 상기 수평 동기 신호는 동기 신호를 필요로 하는 모든 블록(예컨대, 타이밍 복구, 극성 보정, 수직 동기 검출등)에 제공되는데, 각 블록에서 필요로 하는 동기 신호는 타이밍적으로 일치하지는 않는다. 따라서, 세그먼트 디코더(44)내의 디코딩부는 컨피던스 카운터에서 출력되는 동기 신호를 각 블록에 제공하는데, 각 블록에서 필요로하는 타이밍에 맞춰 동기 신호를 제공한다.

이상에서와 같이 본 발명에 따른 디지털 TV의 수평 동기 신호 검출 장치에 의하면, 입력되는 디지탈 데이터 중 부호 정보를 가지고 있는 최상위 비트만을 사용하여 수평 동기 신호를 검출함으로써, 전체 회로 구성이 간단해진다. 특히, 수신되는 신호의 부호 비트만을 수평 동기 검출에 이용하므로 세그먼트 상관부의 회로 구성이 간단해지고 세그먼트 적분부의 832 심볼 지연기의 정밀도를 낮출 수 있게 된다. 따라서, 이를 IC화할 시 게이트의 수를 줄일 수 있어 집적도가 용이하고 IC 사이즈가 작아지며 이로 인해 코스트가 다운되는 효과가 있다.

또한, 수신되는 신호의 부호 비트만을 이용하여 수평 동기 신호의 형태를 판별하는데 올바른 극성의 수평 동기 신호뿐만 아니라 반전된 극성의 수평 동기 신호도 포함시킴으로써, 정확한 수평 동기 신호의 검출이 이루어진다.

그리고, 상기 데이터 상관부의 출력이 수평 동기 신호의 형태를 나타내면 832 심볼 이전의 값에 +2를 더해주고, 데이터 신호의 형태를 나타내면 -1을 더해줌으로써, 데이터 구간과 수평 동기 구간의 구별을 정확하게 용이하게 할 수 있다.

Claims (8)

1. 송신측에서 데이터 세그먼트마다 삽입한 수평 동기 신호를 검출하는 장치에 있어서,

   입력되는 데이터 중 해당심볼에 대한 부호 정보를 가지는 비트만을 사용하여 데이터 세그먼트의 형태를 판별하고 판별 결과에 따른 로직 신호를 출력하는 세그먼트 상관부와,

   상기 세그먼트 상관부의 출력 데이터를 1 데이터 세그먼트 이전의 값과 더하여 수평 동기 구간과 데이터 구간을 구분하는 세그먼트 적분부와,

   상기 세그먼트 적분부의 출력을 특정 임계값과 비교하여 특정 임계값보다 크다고 판별되면 수평 동기 구간이라는 신호를 출력하는 세그먼트 슬라이서와,

   상기 세그먼트 슬라이서에서 출력되는 수평 동기 구간을 알리는 신호의 신뢰도를 검사한 후 수평 동기 신호를 필요로 하는 블록에 맞는 타이밍으로 검출된 수평 동기 신호를 제공하는 세그먼트 디코더로 구성됨을 특징으로 하는 수평 동기 신호 검출 장치.
2. 제 1 항에 있어서,

   상기 세그먼트 상관부로 입력되는 데이터는 디지탈 데이터임을 특징으로 하는 수평 동기 신호 검출 장치.
3. 제 1 항에 있어서, 상기 세그먼트 상관부는

   입력되는 데이터의 부호 비트만을 입력받아 반전시키는 인버터와,

   상기 인버터의 출력을 1심볼씩 순차 지연시키는 직렬 연결의 제 1 내지 제 3 지연기와,

   상기 인버터와 상기 제 1 내지 제 3 지연기의 각 출력이 순차적으로 1001 형태이면 '+1'을, 0110 형태이면 '-1'을, 그 이외의 경우에는 0을 출력하는 출력 제어부로 구성됨을 특징으로 하는 수평 동기 신호 검출 장치.
4. 제 1 항에 있어서, 상기 세그먼트 적분부는

   상기 세그먼트 상관부의 출력이 동기 신호의 형태를 나타내면 세그먼트 상관부의 출력 데이터를 플러스 상수로 변환하고, 그 이외의 형태를 나타내면 마이너스 상수로 변환하는 데이터 값 변환부,

   상기 데이터 값 변환부의 출력 데이터에 피드백되는 832 심볼 이전의 값을 더하는 가산기와,

   상기 가산기의 출력을 832 심볼동안 지연시킨 후 상기 가산기로 피드백시키는 지연기로 구성됨을 특징으로 하는 수평 동기 신호 검출 장치.
5. 제 4 항에 있어서,

   상기 플러스 상수는 +2이고, 마이너스 상수는 -1임을 특징으로 하는 수평 동기 신호 검출 장치.
6. 제 4 항에 있어서, 상기 세그먼트 적분부는

   상기 가산기의 출력이 미리 정해진 정밀도의 한계를 넘어서면 이를 제한하는 리미터가 가산기와 지연기 사이에 구비됨을 특징으로 하는 수평 동기 신호 검출 장치.
7. 제 4 항에 있어서, 상기 지연기는

   심볼 단위로 입력 데이터를 지연시켜 입출력 데이터의 타이밍을 정렬시키는 2개의 플립플롭과,

   830 심볼을 지연시키는 830 심볼 지연기로 이루어짐을 특징으로 하는 수평 동기 신호 검출 장치.
8. 제 1 항에 있어서, 상기 세그먼트 슬라이서는

   입력 데이터와 미리 설정된 임계값을 비교하는 비교기로 이루어짐을 특징으로 하는 수평 동기 신호 검출 장치.

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