KR100268953B1 - Recognization apparatus for program status - Google Patents
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Abstract
Description
본 발명은 메모리 소자의 프로그램 상태를 확인하는 장치에 관한 것으로, 특히 블랭크(Blank)와 프로텍션(Protection)을 구분하는데 적당한 프로그램 메모리 확인 장치에 관한 것이다.The present invention relates to a device for checking a program state of a memory device, and more particularly, to a program memory checking device suitable for distinguishing a blank from a protection.
일반적으로 반도체 메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리와, 일단 기억된 정보를 영구히 보존하는 비휘발성 메모리 소자를 나눌 수 있다.In general, a semiconductor memory device may be divided into a volatile memory capable of erasing large stored information and storing new information again, and a nonvolatile memory device which permanently preserves stored information.
휘발성 메모리 소자로는 데이타의 기록 및 읽기가 가능한 램(RAM)이 있으며, 비휘발성 메모리 소자로는 롬(ROM)과 EPROM(Erasable Programmable ROM) 및 EEPROM(Electricall Erasable Programmmable ROM)이 있다.Volatile memory devices include RAM for writing and reading data, and nonvolatile memory devices include ROM, erasable programmable ROM (EPROM), and electrical erasable programmable ROM (EEPROM).
이하, 첨부된 도면을 참조하여 종래의 메모리 소자의 프로그램 상태를 확인하는 장치에 대하여 설명하면 다음과 같다.Hereinafter, an apparatus for checking a program state of a conventional memory device will be described with reference to the accompanying drawings.
제1도는 종래 기술에 따른 프로그램 메모리 확인 장치의 회로 구성 블럭도이다.1 is a circuit block diagram of a program memory checking apparatus according to the prior art.
제1도에서와 같이, 프로그램의 데이타를 써 넣거나 저장하며 외부 신호(11)에 의해 워드 라인과 비트 라인을 선택하여 해당되는 프로그램의 데이타를 출력하는 프로그램 메모리부(12) 상기 프로그램 데이타의 이동 통로인 데이타 버스 라인(Data Bus Line)(13), 상기 데이타 버스 라인(13)을 초기화하며 리드(Read) 및 프로그램 확인을 하지 않을 때 데이타를 저장하는 데이타 버스 전치 충전부(14), D 플립플롭(flip-flop)으로 구성되어 상기 데이타 버스 라인(13) 및 데이타 버스 전치 충전부(14)의 데이타를 임시 저장하는 제1래치(Latch)부(15), 제어 신호(25)를 입력 받는 제1npn 트랜지스터와 상기 제1래치부(15)의 Q바 출력값을 입력받는 제2npn 트랜지스터로 구성되어 상기 제1래치부(15)의 출력값에 의해 로우(Low) 및 하이(High) 신호를 출력하는 스위치부(16), 상기 하이 신호시 전압을 보정하여 주는 풀 업(Pull-Up) 저항(17), 상기 프로그램 메모리부(12)의 데이타를 보호하기 위한 프로텍션부(18)와 상기 스위치부(16)의 출력 신호를 입력 받는 제1포트부(19) 그리고 블랭크 상태와 프로텍션 상태를 구별하기 위한 제2래치부(20)와 제2포트부(21)로 종래의 프로그램 메모리 확인 장치가 구성된다.As shown in FIG. 1, a program memory section 12 which writes or stores data of a program and selects a word line and a bit line by an external signal 11 and outputs data of a corresponding program. An in-data bus line 13, a data bus precharge unit 14 which initializes the data bus line 13 and stores data when reading and program checking is not performed, and a D flip-flop ( a first latch transistor 15 configured to be flip-flop to receive data of the data bus line 13 and the data bus precharge unit 14 temporarily and to receive a control signal 25. And a second npn transistor receiving the Q bar output value of the first latch unit 15 and outputting a low and a high signal by the output value of the first latch unit 15. 16) upon the high signal A pull-up resistor 17 for correcting the pressure, a protection unit 18 for protecting data of the program memory unit 12, and a first signal receiving the output signal of the switch unit 16; The conventional program memory checking apparatus is composed of the port portion 19 and the second latch portion 20 and the second port portion 21 for distinguishing the blank state and the protection state.
여기서, 종래 기술에 따른 프로그램 메모리 확인 장치의 동작을 설명하면 다음과 같다.Herein, the operation of the program memory checking apparatus according to the prior art will be described.
종래의 프로그램 메모리 확인 장치는 외부에서 입력되는 어드레스 신호(11)에 의해 상기 프로그램 메모리부(12)의 워드 라인과 비트 라인을 선택하여 해당되는 프로그램의 데이타를 상기 데이타 버스 라인(13)에 출력한 다음, 상기 데이타 버스 라인에 로딩(Loading)된 상기 데이타의 상태에 따라 다음과 같이 동작한다. 첫째, 프로텍션이 걸려있지 않았고 메모리에 테이타가 기록되어 있는 경우, 상기 데이타 버스 라인(13)은 로딩된 데이타를 상기 제1래치부(15)에 출력한 다음, 상기 제1래치부(15)는 제1래치 클럭(23)과 상기 프로텍션부(18)의 하이 신호를 입력 받는 앤드 게이트(24)의 출력값과 상기 데이타 버스 라인(13)에 로딩된 데이터의 로우 신호에 의해 하이 신호를 상기 스위치부(16)에 출력한 후, 상기 제1래치부(15)의 하이 신호에 의해 상기 제2npn 트랜지스터가 동작되어 로우 신호를 상기 제1포트부(19)에 출력한다. 여기서 상기 프로그램의 데이타에 따라 상기 제1포드부(19)의 출력 신호가 결정된다.The conventional program memory checking apparatus selects a word line and a bit line of the program memory unit 12 by an address signal 11 input from an external device and outputs data of a corresponding program to the data bus line 13. Next, operation is performed as follows according to the state of the data loaded on the data bus line. First, when protection is not applied and data is recorded in the memory, the data bus line 13 outputs the loaded data to the first latch unit 15, and then the first latch unit 15 The switch unit receives the high signal by the output value of the AND gate 24 receiving the high signal of the first latch clock 23 and the protection unit 18 and the low signal of the data loaded on the data bus line 13. After outputting to (16), the second npn transistor is operated by the high signal of the first latch unit 15 to output a low signal to the first port unit 19. The output signal of the first pod unit 19 is determined according to the data of the program.
둘째, 프로텍션이 걸려있지 않았고 메모리에 테이타가 기록되어 있지 않는 즉 블랭크인 경우, 상기 데이타 버스 라인(13)은 로딩된 데이터가 없으므로 하이 신호를 상기 제1래치부(15)에 출력한 다음, 상기 제1래치부(15)는 제1래치 클럭(23)과 상기 프로텍션부(18)의 하이 신호를 입력 받는 앤드 게이트(24)의 출력값과 상기 데이타 버스 라인(13)의 하이 신호에 의해 로우 신호를 상기 스위치부(16)에 출력한 후, 상기 제1래치부(15)의 로우 신호에 의해 상기 제2npn 트랜지스터가 동작하지 못하므로 계속해서 하이 신호를 상기 제1포트부(19)에 출력한다.Second, when no protection is applied and data is not written in the memory, that is, blank, the data bus line 13 outputs a high signal to the first latch unit 15 because there is no loaded data. The first latch unit 15 receives a low signal by the output value of the AND gate 24, which receives the high signal of the first latch clock 23 and the protection unit 18, and the high signal of the data bus line 13. After outputting to the switch unit 16, since the second npn transistor is not operated by the low signal of the first latch unit 15, the high signal is continuously output to the first port unit 19. .
여기서 상기 풀 업 저항(17)의 전압 보정으로 전압이 떨어지지 않는 완전한 하이 신호를 상기 포트부(19)에 출력한다.Here, a complete high signal which does not drop in voltage due to the voltage correction of the pull-up resistor 17 is output to the port unit 19.
셋째, 프로텍션이 걸렸을 경우, 상기 프로텍션부(18)에서 로우 신호 즉 록비트(Lock bit)를 상기 앤드 게이트(24)를 출력하여 상기 제1래치 클럭(23)신호가 상기 제1래치부(15)에 출력되지 못하므로 상기 제1래치부(15)는 동작하지 못하며 상기 제1npn 트랜지스터와 풀 업 저항(17)에 의해 계속해서 하이 신호를 상기 제1포트부(19)에 출력한다. 여기서 상기 제1래치부(15)는 상기 데이타 버스 전치 충전부(14)에 저장된 전치 저장값을 저장한다.Third, when the protection is applied, the protection unit 18 outputs a low signal, that is, a lock bit, to the AND gate 24 to output the first latch clock 23 signal to the first latch unit 15. The first latch unit 15 does not operate and outputs a high signal to the first port unit 19 by the first npn transistor and the pull-up resistor 17. The first latch unit 15 stores the prestored value stored in the data bus precharge unit 14.
그리고 상기 블랭크 상태와 프로텍션 상태를 구별하기 위해 하이 신호인 상기 제2포트 상태에서 프로텍션이 걸렸을 경우, 상기 프로텍션부(18)의 록 비트와 제2래치 클럭(26)을 상기 제2래치부(20)에서 입력 받은 후, 상기 제2래치부(20)는 상기 제2포트부(21)에 신호를 출력함으로 프로텍션 상태임을 보여준다.When the protection is applied in the second port state, which is a high signal, to distinguish the blank state from the protection state, the lock bit of the protection unit 18 and the second latch clock 26 are transferred to the second latch unit 20. After receiving the input from), the second latch unit 20 shows the protection state by outputting a signal to the second port unit 21.
종래의 메모리 소자의 프로그램 상태를 확인하는 장치는 프로그램 메모리 확인시에 데이타의 블랭크와 프로그램 메모리의 프로텍션이 걸려 있을 때의 포트부에 출력되는 값이 동일하므로 프로그램 메모리 확인 테스트력에 불리하고 프로텍션을 위한 록 비트의 프로그래밍 여부를 확인하기 위한 과정이 필요하는 문제점이 있었다.The conventional apparatus for checking the program state of a memory device has a disadvantage in that it is disadvantageous for the program memory check test force because the value outputted in the port portion when the blank of data and the program memory is protected when the program memory is checked is the same. There was a problem in that a procedure for checking whether a lock bit was programmed was required.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로 프로그램 메모리 소자에 프로텍션부의 직접 제어로 전압을 떨어뜨리는 풀 다운 저항을 첨가하므로 프로그램 메모리 확인시에 데이타의 블랭크와 프로그램 메모리의 프로텍션이 걸려 있을 때의 포트부에서 출력되는 값을 다르게 하여 프로그램 메모리 확인 테스트력을 향상시키는 메모리 소자의 프로그램 상태를 확인하는 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and a pull-down resistor for dropping the voltage by direct control of the protection unit is added to the program memory device. It is an object of the present invention to provide a device for checking the program state of a memory device to improve the program memory check test power by changing the value output from the port.
제1도는 종래 기술에 따른 프로그렘 메모리 확인 장치의 회로 구성 블럭도.1 is a circuit block diagram of a program memory confirmation device according to the prior art.
제2도는 본 발명의 실시예에 따른 프로그램 메모리 확인 장치의 회로 구성 블럭도.2 is a circuit block diagram of a program memory checking apparatus according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31 : 외부 신호 32 : 프로그램 메모리부31: external signal 32: program memory section
33 : 데이타 버스 라인 34 : 데이터 전치 충전부33: data bus line 34: data precharge unit
35 : 래치부 36 : 스위치부35 latch portion 36 switch portion
37 : 풀 업 저항 38 : 프로 텍션부37: pull-up resistance 38: protection unit
39 : 포트부 40 : 풀 다운 저항39: port portion 40: pull down resistor
43 : 래치 클럭 44 : 앤드 게이트43: latch clock 44: end gate
45 : 제어 신호45: control signal
본 발명의 메모리 소자의 프로그램 상태를 확인하는 장치는 외부에서 입력되는 어드레스 신호에 의해 해당 프로그램 데이타를 출력하는 프로그램 메모리부, 상기 프로그램 메모리부에서 출력된 데이타의 이동 통로인 데이타 버스 라인, 상기 데이타 버스 라인을 초기화하고 데이타를 저장하는 데이타 버스 전치 충전부, 상기 프로그램 메모리부의 데이타를 보호하는 프로텍션부, 상기 프로텍션부의 출력값에 의해 제어되는 래치 클럭과 상기 데이타 버스 라인의 데이타를 입력 받아 상기 데이타와 상기 데이타 버스 전치 충전부에 저장된 데이타를 임시 저장하는 래치부, 상기 래치부의 출력값을 입력 받아 로우 또는 하이 신호를 출력하는 스위치부, 상기 스위치부 하이 출력 신호의 전압을 보정하여 주는 풀 업 저항, 상기 프로텍션부에 직접 제어되어 전압을 떨어뜨리므로 로우 신호를 출력하는 풀 다운 저항과 상기 스위치부와 풀 다운 저항의 출력값을 입력받는 포트부를 포함하여 구성됨을 특징으로 한다.An apparatus for checking a program state of a memory device of the present invention includes a program memory unit for outputting corresponding program data by an externally input address signal, a data bus line which is a moving passage of data output from the program memory unit, and the data bus. A data bus precharge unit for initializing a line and storing data, a protection unit protecting data of the program memory unit, a latch clock controlled by an output value of the protection unit, and data of the data bus line by receiving the data and the data bus. A latch unit for temporarily storing data stored in the precharge unit, a switch unit for receiving the output value of the latch unit and outputting a low or high signal, a pull-up resistor for correcting the voltage of the switch unit high output signal, and the protection unit directly Controlled Since the pressure drop is characterized by configured by comprising a port for receiving a pull-down resistor and the switch unit and the output value of the full-down resistor that outputs a low signal.
상기와 같은 본 발명에 따른 메모리 소자의 프로그램 상태를 확인하는 장치의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the apparatus for checking a program state of a memory device according to the present invention as described above will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 실시예에 따른 프로그램 메모리 확인 장치의 회로 구성 블럭도이다.2 is a circuit block diagram of a program memory checking apparatus according to an embodiment of the present invention.
제2도에서와 같이, 프로그램의 데이타를 써 넣거나 저장하며 외부 신호(31)에 의해 워드 라인과 비트 라인을 선택하여 해당되는 프로그램의 데이타를 출력하는 프로그램 메모리부(32), 상기 프로그램 데이타의 이동 통로인 데이타 버스 라인(33), 상기 데이타 버스 라인(33)을 초기화하며 리드 및 프로그램 확인을 하지 않을 때 데이타를 저장하는 데이타 버스 전치 충전부(34), D 플립플롭으로 구성되어 상기 데이타 버스 라인(33) 및 데이타 버스 전치 충전부(34)의 데이타를 임시 저장하는 제1래치부(35), 제어 신호(45)를 입력 받는 제1npn 트랜지스터와 상기 제1래치부(35)의 Q바 출력값을 입력 받는 제2npn 트랜지스터로 구성되어 상기 제1래치부(35)의 출력값에 의해 로우(Low) 및 하이(High) 신호를 출력하는 스위치부(36), 상기 하이 신호시 전압을 보정하여 주는 풀 업 저항(37), 상기 프로그램 메모리부(32)의 데이타를 보호하기 위한 프로텍션부(38), 상기 스위치부(36)의 출력 신호를 입력 받는 제1포트부(39)와 인버터(Inverter)로 구성되며 상기 프로텍션부(38)에 직접 제어되어 전압을 떨어뜨리므로 로우 신호를 상기 포트부(39)에 출력하는 풀 다운(Pull-down) 저항(40)으로 본 발명의 실시예에 따른 프로그램 메모리 확인 장치가 구성된다.As shown in FIG. 2, the program memory unit 32 writes or stores data of a program, selects a word line and a bit line by an external signal 31, and outputs data of a corresponding program, and movement of the program data. It consists of a data bus line 33 which is a passage, a data bus precharge unit 34 which initializes the data bus line 33 and stores data when reading and program checking is not performed, and a D flip-flop. 33) and a first latch unit 35 for temporarily storing data of the data bus precharge unit 34, a first npn transistor receiving a control signal 45, and a Q bar output value of the first latch unit 35; A switch unit 36 configured to receive a second npn transistor to output low and high signals according to an output value of the first latch unit 35, and a pull-up for correcting a voltage at the high signal; A resistor 37, a protection unit 38 for protecting data of the program memory unit 32, a first port unit 39 for receiving the output signal of the switch unit 36 and an inverter And a pull-down resistor 40 which outputs a low signal to the port unit 39 because the voltage is controlled by the protection unit 38 and drops the voltage directly, thereby confirming the program memory according to the embodiment of the present invention. The device is configured.
여기서, 본 발명의 실시예에 따른 프로그램 메모리 확인 장치의 동작을 설명하면 다음과 같다.Herein, the operation of the program memory checking apparatus according to the embodiment of the present invention will be described.
본 발명의 실시예에 따른 프로그램 메모리 확인 장치는 외부에서 입력되는 어드레스 신호(31)에 의해 상기 프로그램 메모리부(32)의 워드 라인과 비트 라인을 선택하여 해당되는 프로그램의 데이타를 상기 데이타 버스 라인(33)에 출력한 다음, 상기 테이타 버스 라인에 로딩된 상기 데이타의 상태에 따라 다음과 같이 동작한다. 첫째, 프로텍션이 걸려있지 않았고 메모리에 테이타가 기록되어 있는 경우, 상기 데이타 버스 라인(33)은 로딩된 데이타를 상기 래치부(35)에 출력한 다음, 상기 래치부(35)는 래치 클럭(43)과 상기 프로텍션부(38)의 하이 신호를 입력 받는 앤드 게이트(44)의 출력값과 상기 데이타 버스 라인(33)에 로딩된 데이타의 로우 신호에 의해 하이 신호를 상기 스위치부(36)에 출력한 후, 상기 래치부(35)의 하이 신호에 의해 상기 제2npn 트랜지스터가 동작되어 로우 신호를 상기 포트부(39)에 출력한다. 여기서 상기 프로그램의 데이타에 따라 상기 포드부(39)의 출력 신호가 결정된다.The program memory checking apparatus according to an exemplary embodiment of the present invention selects a word line and a bit line of the program memory unit 32 by an address signal 31 input from an external device, and selects data of a corresponding program from the data bus line. 33), and then operates according to the state of the data loaded on the data bus line. First, when protection is not applied and data is recorded in the memory, the data bus line 33 outputs the loaded data to the latch unit 35, and then the latch unit 35 latches the latch clock 43 ) And the high signal is outputted to the switch unit 36 by the output value of the AND gate 44 that receives the high signal of the protection unit 38 and the low signal of the data loaded on the data bus line 33. Thereafter, the second npn transistor is operated by the high signal of the latch unit 35 to output a low signal to the port unit 39. The output signal of the pod section 39 is determined according to the data of the program.
둘째, 프로텍션이 걸려있지 않았고 메모리에 테이타가 기록되어 있지 않는 즉 블랭크인 경우, 상기 데이타 버스 라인(33)은 로딩된 데이터가 없으므로 하이 신호를 상기 래치부(35)에 출력한 다음, 상기 래치부(35)는 래치 클럭(43)과 상기 프로텍션부(38)의 하이 신호를 입력 받는 앤드 게이트(44)의 출력값과 상기 데이타 버스 라인(33)의 하이 신호에 의해 로우 신호를 상기 스위치부(36)에 출력한 후, 상기 래치부(35)의 로우 신호에 의해 상기 제2npn 트랜지스터가 동작하지 못하므로 계속해서 하이 신호를 상기 포트부(39)에 출력한다.Second, in the case where the protection is not applied and data is not written in the memory, that is, the blank, the data bus line 33 outputs a high signal to the latch unit 35 because there is no loaded data. The switch 35 receives a low signal by the output value of the AND gate 44 which receives the latch clock 43 and the high signal of the protection unit 38 and the high signal of the data bus line 33. The second npn transistor does not operate due to the low signal of the latch unit 35, and therefore a high signal is continuously output to the port unit 39.
여기서 상기 풀 업 저항(37)의 전압 보정으로 전압이 떨어지지 않는 완전한 하이 신호를 상기 포트부(39)에 출력한다.Here, a complete high signal which does not drop in voltage due to the voltage correction of the pull-up resistor 37 is output to the port portion 39.
셋째, 프로텍션이 걸렸을 경우, 상기 프로텍션부(38)에서 로우 신호 즉 록 비트(Lock bit)를 상기 앤드 게이트(44)를 출력하여 상기 래치 클럭(43)신호가 상기 래치부(35)에 출력되지 못하므로 상기 래치부(35)는 동작하지 못하며 상기 프로텍션부(38)에 직접 제어 받는 상기 풀 다운 저항(40)이 동작되어 전압을 떨어뜨리므로 계속해서 로우 신호를 상기 포트부(39)에 출력한다. 여기서 상기 래치부(35)는 상기 데이타 버스 전치 충전부(34)에 저장된 전치 저장값을 저장한다.Third, when the protection is applied, the protection unit 38 outputs a low signal, that is, a lock bit, to the AND gate 44 so that the latch clock 43 signal is not output to the latch unit 35. Since the latch unit 35 does not operate and the pull-down resistor 40 directly controlled by the protection unit 38 operates to drop the voltage, the low signal is continuously output to the port unit 39. do. The latch unit 35 stores the prestored value stored in the data bus precharge unit 34.
본 발명의 메모리 소자의 프로그램 상태를 확인하는 장치는 프로그램 메모리 소자에 프로텍션부의 직접 제어로 전압을 떨어뜨리는 풀 다운 저항을 첨가하므로 프로그램 메모리 확인시에 데이타의 블랭크와 프로그램 메모리의 프로텍션이 걸려 있을 때의 포트부에서 출력되는 값을 다르게 하여 프로그램 메모리 확인 테스트력을 향상시키는 효과가 있다.The apparatus for confirming the program state of the memory device of the present invention adds a pull-down resistor for dropping the voltage by direct control of the protection unit to the program memory device. It is effective to improve the program memory verification test power by changing the output value from the port part.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960073477A KR100268953B1 (en) | 1996-12-27 | 1996-12-27 | Recognization apparatus for program status |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960073477A KR100268953B1 (en) | 1996-12-27 | 1996-12-27 | Recognization apparatus for program status |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980054329A KR19980054329A (en) | 1998-09-25 |
| KR100268953B1 true KR100268953B1 (en) | 2000-12-01 |
Family
ID=19491350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960073477A KR100268953B1 (en) | 1996-12-27 | 1996-12-27 | Recognization apparatus for program status |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268953B1 (en) |
-
1996
- 1996-12-27 KR KR1019960073477A patent/KR100268953B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980054329A (en) | 1998-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 19990820 Effective date: 20000529 |
|
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050620 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |