KR100268948B1 - Transmission gate circuit - Google Patents

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Abstract

PURPOSE: A transmission gate circuit is provided to prevent variations in a timing when a transmission gate becomes On by maintaining a threshold voltage constant. CONSTITUTION: A transmission gate circuit includes the first and second NMOS transistors (21,22) in series connected between an input terminal(IN) and an output terminal(OUT). The first and second PMOS transistors(23,24) are in series connected between the input terminal and the output terminal and are also in parallel connected the first and second NMOS transistors. The third PMOS transistor(25) applies a Vdd power to a portion where the first and second NMOS transistors are in series connected. The third NMOS transistor applies a Vss power to a portion where the first and second PMOS transistors are in series connected. A gate control signal is applied in common to gates of the first and second NMOS transistors and the third PMOS transistor. A gate control signal is applied in common to gates of the first and second PMOS transistors and the third NMOS transistor.

Description

트랜스미션 게이트 회로Transmission gate circuit

본 발명은 트랜스미션 게이트(Transmission Gate) 회로에 관한 것으로 특히, 타이밍(Timing) 특성을 향상시키는데 적당한 트랜스미션 게이트 회로에 관한 것이다.The present invention relates to a transmission gate circuit, and more particularly, to a transmission gate circuit suitable for improving timing characteristics.

일반적으로 트랜스미션 게이트는 신호 전달을 개폐하는 게이트 회로인데 아날로그 신호의 전달로에 삽입하여 디지탈 제어 신호로 신호 전달을 개폐한다.In general, a transmission gate is a gate circuit that opens and closes signal transmission, and is inserted into a transmission path of an analog signal to open and close signal transmission with a digital control signal.

그리고 MOS(Metal Oxide Semiconductor) 트랜지스터의 소오스는 전류의 방향에 의해 결정되는 NMOS 트랜지스터의 경우는 전압이 낮은 쪽이 소오스(Source)이고, PMOS 트랜지스터의 경우는 전압이 높은 쪽이 소오스이다.In the case of an NMOS transistor whose source is determined by the direction of the current, the source of a MOS transistor is a source having a lower voltage and a source having a higher voltage in a PMOS transistor.

이하, 종래의 트랜스미션 게이트 회로를 첨부된 도면을 참고하여 설명한다.Hereinafter, a conventional transmission gate circuit will be described with reference to the accompanying drawings.

도 1은 종래의 트랜스미션 게이트를 나타낸 회로도이고, 도 2는 종래의 트랜스미션 게이트 회로의 동작을 나타낸 타이밍도이다.1 is a circuit diagram showing a conventional transmission gate, Figure 2 is a timing diagram showing the operation of the conventional transmission gate circuit.

도 1 및 도 2에 도시한 바와같이 입력단(IN)과 출력단(OUT) 사이에 NMOS 트랜지스터(11)와 PMOS 트랜지스터(12)가 병렬로 구성되며, 상기 NMOS 트랜지스터(11)와 PMOS 트랜지스터(12)의 게이트에는 각각 게이트 제어신호( CP ,

Figure 1019970035144_B1_M0001
)가 인가된다.As shown in FIGS. 1 and 2, an NMOS transistor 11 and a PMOS transistor 12 are configured in parallel between an input terminal IN and an output terminal OUT, and the NMOS transistor 11 and the PMOS transistor 12 are arranged in parallel. Each gate has a gate control signal ( CP ,
Figure 1019970035144_B1_M0001
 ) Is applied.

상기와 같이 구성된 종래의 트랜스미션 게이트 회로에 있어서, 게이트 제어신호 CP가 5V(

Figure 1019970035144_B1_M0001
가 0V)일때는 서로 병렬접속된 PMOS 트랜지스터(12)가 ON되어 입력단(IN)과 출력단(OUT)간은 전기적으로 도통상태가 된다.In the conventional transmission gate circuit configured as described above, the gate control signal CP is 5V (
Figure 1019970035144_B1_M0001
 Is 0V), the PMOS transistors 12 connected in parallel to each other are turned on, and the input terminal IN and the output terminal OUT are electrically connected.

다음에 CP가 0V(

Figure 1019970035144_B1_M0001
는 5V)일때는 NMOS 트랜지스터(11)와 PMOS 트랜지스터(12)가 ON되어 입력단(IN)과 출력단(OUT)간은 전기적으로 비도통 상태가 된다.CP is then 0V (
Figure 1019970035144_B1_M0001
 5V), the NMOS transistor 11 and the PMOS transistor 12 are turned on, and the input terminal IN and the output terminal OUT are electrically non-conductive.

따라서 출력단(OUT)에 부하용량을 준비하여 입력단(IN)에 신호를 공급하면, 게이트 제어신호 CP에 동기되어 일시 신호유지가 가능하게 된다.Therefore, when a load capacity is prepared at the output terminal OUT and a signal is supplied to the input terminal IN, the temporary signal can be maintained in synchronization with the gate control signal CP.

그리고 상기 게이트 제어신호 CP가 NMOS 트랜지스터(11)의 문턱전압(Threshold Voltage) 보다 크고, 게이트 제어신호

Figure 1019970035144_B1_M0001
가 PMOS 트랜지스터(12)의 문턱전압 보다 작을 때 입력 신호가 출력된다.The gate control signal CP is greater than the threshold voltage of the NMOS transistor 11 and the gate control signal.
Figure 1019970035144_B1_M0001
 Is less than the threshold voltage of the PMOS transistor 12, the input signal is output.

그러나 상기 게이트 제어신호 CP가 NMOS 트랜지스터(11)의 문턱전압 보다 작고, 게이트 제어신호

Figure 1019970035144_B1_M0001
가 PMOS 트랜지스터(12)의 문턱전압 보다 크면 입력신호는 출력되지 않는다.However, the gate control signal CP is smaller than the threshold voltage of the NMOS transistor 11, and the gate control signal
Figure 1019970035144_B1_M0001
 Is greater than the threshold voltage of the PMOS transistor 12, the input signal is not output.

상술한 바와같이 입력 신호가 출력될 때 입력 전압의 크기에 따른 문턱전압의 변화가 발생하여 출력 신호 OUT에 나타나는 신호의 타이밍(Timing)에 영향을 주게 된다.As described above, when the input signal is output, the threshold voltage changes according to the magnitude of the input voltage, thereby affecting the timing of the signal appearing in the output signal OUT.

그러므로 입력 신호 전압과 출력 전압의 크기에 따라 MOS 트랜지스터의 소오스가 결정되고 어느 경우든지 MOS 트랜지스터의 기판(Substrate)과 소오스 전압과의 전압차 VB가 존재하며, 이 전압 VB의 크기는 일정하지 않다.Therefore, if the input signal voltage and output voltage according to the size of the source of the MOS transistor is determined which of the matter and the voltage difference V B of the substrate (Substrate) and the source voltage of the MOS transistor is present, the size of the voltage V B is not constant not.

한편, 도 2에서 ▵VT1NMOS 는 NMOS 트랜지스터(11)의 문턱전압 변화량이고, 식 (2)에서 ▵VT1PMOS 는 PMOS 트랜지스터(12)의 문턱전압 변화량이다.Meanwhile, in FIG. 2 ▵V T1NMOS Is the amount of change in the threshold voltage of the NMOS transistor 11, ▵V T1PMOS Is the amount of change in the threshold voltage of the PMOS transistor 12.

그러나 이와 같은 종래의 트랜스미션 게이트 회로에 있어서 기판전압과 소오스 전압차 VB의 변화에 의해 도 2에서와 같이 각 문턱전압의 변화량에 의하여 트랜지스터의 변화(△t)를 발생함으로써 트랜스미션 게이트의 ON되는 타이밍의 변화를 발생하는 문제점이 있었다.However, in such a conventional transmission gate circuit, the timing of turning on the transmission gate is generated by generating a change Δt of the transistor by a change amount of each threshold voltage as shown in FIG. 2 due to the change of the substrate voltage and the source voltage difference V B. There was a problem that caused the change.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 문턱전압을 일정하게 유지하여 트랜스미션 게이트의 ON되는 타이밍의 변화를 방지하도록 한 트랜스미션 게이트 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a transmission gate circuit which maintains a constant threshold voltage to prevent a change in the timing at which the transmission gate is turned on.

도 1은 종래의 트랜스미션 게이트를 나타낸 회로도1 is a circuit diagram showing a conventional transmission gate

도 2는 종래의 트랜스미션 게이트 회로의 동작 특성을 나타낸 타이밍도2 is a timing diagram showing operation characteristics of a conventional transmission gate circuit.

도 3은 본 발명에 의한 트랜스미션 게이트를 나타낸 회로도3 is a circuit diagram showing a transmission gate according to the present invention.

도 4는 본 발명의 트랜스미션 게이트의 동작 특성을 나타낸 타이밍도4 is a timing diagram showing the operating characteristics of the transmission gate of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 제 1 NMOS 트랜지스터 22 : 제 2 NMOS 트랜지스터21: first NMOS transistor 22: second NMOS transistor

23 : 제 1 PMOS 트랜지스터 24 : 제 2 PMOS 트랜지스터23: first PMOS transistor 24: second PMOS transistor

25 : 제 3 PMOS 트랜지스터 26 : 제 3 NMOS 트랜지스터25: Third PMOS Transistor 26: Third NMOS Transistor

상기와 같은 목적을 달성하기 위한 본 발명에 의한 트랜스미션 게이트 회로는 입력단과 출력단 사이에 직렬로 연결되는 제 1, 제 2 NMOS 트랜지스터와, 상기 제 1, 제 2 NMOS 트랜지스터와 병렬로 연결되면서 상기 입력단과 출력단사이에 직렬로 연결되는 제 1, 제 2 PMOS 트랜지스터와, 상기 제 1, 제 2 NMOS 트랜지스터의 직렬로 연결된 부분에 Vdd 전원을 인가하는 제 3 PMOS 트랜지스터와, 상기 제 1, 제 2 PMOS 트랜지스터의 직렬로 연결된 부분에 Vss 전원을 인가하는 제 3 NMOS 트랜지스터와, 상기 제 1, 제 2 NMOS 트랜지스터 및 제 3 PMOS 트랜지스터의 게이트에 공통으로 인가되는 게이트 제어신호단과, 그리고 상기 제 1, 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터의 게이트에 공통으로 인가되는 게이트 제어신호단을 포함하여 구성됨을 특징으로 한다.The transmission gate circuit according to the present invention for achieving the above object is connected to the first and second NMOS transistors in series between the input terminal and the output terminal, and in parallel with the first and second NMOS transistors, First and second PMOS transistors connected in series between output terminals, a third PMOS transistor applying Vdd power to a portion connected in series of the first and second NMOS transistors, and the first and second PMOS transistors. A third NMOS transistor for applying Vss power to a portion connected in series, a gate control signal terminal commonly applied to gates of the first, second NMOS transistors, and third PMOS transistors, and the first and second PMOS transistors And a gate control signal terminal commonly applied to the gate of the third NMOS transistor.

이하, 본 발명에 의한 트랜스미션 게이트 회로를 첨부된 도면을 참고하여 상세히 설명한다.Hereinafter, a transmission gate circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 트랜스미션 게이트를 나타낸 회로도이고, 도 4는 본 발명의 트랜스미션 게이트 회로의 동작을 나타낸 타이밍도이다.3 is a circuit diagram showing a transmission gate according to the present invention, Figure 4 is a timing diagram showing the operation of the transmission gate circuit of the present invention.

도 3에 도시한 바와같이 입력단(IN)과 출력단(OUT) 사이에 직렬로 연결되는 제 1, 제 2 NMOS 트랜지스터(21,22)와, 상기 제 1, 제 2 NMOS 트랜지스터(21,22)와 병렬로 연결되면서 상기 입력단(IN)과 출력단(OUT) 사이에 직렬로 연결되는 제 1, 제 2 PMOS 트랜지스터(23,24)와, 상기 제 1, 제 2 NMOS 트랜지스터(21,22)의 직렬로 연결된 부분에 Vdd 전원을 인가하는 제 3 PMOS 트랜지스터(25)와, 상기 제 1, 제 2 PMOS 트랜지스터(23,24)의 직렬로 연결된 부분에 Vss 전원을 인가하는 제 3 NMOS 트랜지스터(26)와, 상기 제 1, 제 2 NMOS 트랜지스터(21,22) 및 제 3 PMOS 트랜지스터(25)의 게이트에 공통으로 게이트 제어신호가 인가되며, 상기 제 1, 제 2 PMOS 트랜지스터(23,24) 및 제 3 NMOS 트랜지스터(26)의 게이트에 공통으로 게이트 제어신호가 인가되도록 구성된다.As shown in FIG. 3, the first and second NMOS transistors 21 and 22 connected in series between the input terminal IN and the output terminal OUT, the first and second NMOS transistors 21 and 22, and In series with the first and second PMOS transistors 23 and 24 and the first and second NMOS transistors 21 and 22 connected in series and connected in series between the input terminal IN and the output terminal OUT. A third PMOS transistor 25 for applying Vdd power to the connected portion, a third NMOS transistor 26 for applying Vss power to the portions connected in series of the first and second PMOS transistors 23 and 24, A gate control signal is commonly applied to the gates of the first and second NMOS transistors 21 and 22 and the third PMOS transistor 25, and the first and second PMOS transistors 23 and 24 and the third NMOS are commonly applied. The gate control signal is commonly applied to the gate of the transistor 26.

여기서 상기 제 1 NMOS 트랜지스터(21)의 소오스는 입력단(IN)에 연결되며, 상기 제 1 NMOS 트랜지스터(21)와 제 2 NMOS 트랜지스터(22)의 드레인은 공통으로 연결되고, 상기 제 2 NMOS 트랜지스터(22)의 드레인은 출력단(OUT)에 연결된다.Here, the source of the first NMOS transistor 21 is connected to an input terminal IN, the drains of the first NMOS transistor 21 and the second NMOS transistor 22 are connected in common, and the second NMOS transistor ( The drain of 22 is connected to the output terminal OUT.

이어 상기 제 1 PMOS 트랜지스터(23)의 소오스는 입력단(IN)에 연결되며, 상기 제 1 PMOS 트랜지스터(23)와 제 2 PMOS 트랜지스터(24)의 드레인은 공통으로 연결되고, 상기 제 2 PMOS 트랜지스터(24)의 드레인은 출력단(OUT)에 연결된다.Subsequently, the source of the first PMOS transistor 23 is connected to an input terminal IN, the drains of the first PMOS transistor 23 and the second PMOS transistor 24 are connected in common, and the second PMOS transistor ( The drain of 24 is connected to the output terminal OUT.

한편, 상기 제 3 PMOS 트랜지스터(25)의 소오스는 Vdd 전원에 연결되며, 드레인은 상기 제 1, 제 2 NMOS 트랜지스터(21,22)의 드레인에 연결된다.Meanwhile, the source of the third PMOS transistor 25 is connected to a Vdd power source, and the drain thereof is connected to the drains of the first and second NMOS transistors 21 and 22.

그리고 상기 제 3 NMOS 트랜지스터(26)의 소오스는 Vss 전원에 연결되며, 드레인은 상기 제 1, 제 2 PMOS 트랜지스터(23,24)의 드레인에 연결된다.The source of the third NMOS transistor 26 is connected to a Vss power supply, and the drain thereof is connected to the drains of the first and second PMOS transistors 23 and 24.

상기와 같이 구성된 본 발명에 의한 트랜스미션 게이트 회로의 동작은 도 4에 도시한 바와같이 트랜스미션 게이트가 OFF 상태 즉, 게이트 제어신호 CP 가 Low이고,

Figure 1019970035144_B1_M0001
가 High일 때, 상기 제 1, 제 2 NMOS 트랜지스터(21,22) 및 제 3 PMOS 트랜지스터(25)의 게이트에 게이트 제어신호 CP 가 공통으로 인가되며, 상기 제 1, 제 2 PMOS 트랜지스터(23,24) 및 제 3 NMOS 트랜지스터(26)의 게이트에 게이트 제어신호
Figure 1019970035144_B1_M0001
가 인가된다.In the operation of the transmission gate circuit according to the present invention configured as described above, as shown in FIG. CP Is Low,
Figure 1019970035144_B1_M0001
 Is high, the gate control signal is applied to the gates of the first and second NMOS transistors 21 and 22 and the third PMOS transistor 25. CP Is commonly applied to the gate control signals at the gates of the first and second PMOS transistors 23 and 24 and the third NMOS transistor 26.
Figure 1019970035144_B1_M0001
 Is applied.

따라서 상기 제 3 PMOS 트랜지스터(26)가 ON 되어서 상기 제 1, 제 2 NMOS 트랜지스터(21,22)의 드레인에 연결되는 노드 N1에는 Vdd 전원이 걸리고, 상기 제 3 NMOS 트랜지스터(26)도 ON 되어서 상기 제 1, 제 2 PMOS 트랜지스터(23,24)의 드레인에 연결되는 노드 N2에는 Vss 전원이 걸리게 되는데 이상태는 게이트 제어신호와 각 MOS 트랜지스터의 문턱전압이 동일할 때 까지 유지된다.Accordingly, Vdd power is applied to the node N1 connected to the drains of the first and second NMOS transistors 21 and 22 by turning on the third PMOS transistor 26, and the third NMOS transistor 26 is also turned on. The node N2 connected to the drains of the first and second PMOS transistors 23 and 24 receives a Vss power supply. This state is maintained until the gate control signal is equal to the threshold voltage of each MOS transistor.

그래서 상기 제 1 NMOS 트랜지스터(21)이 소오스는 입력단, 상기 제 2 NMOS 트랜지스터(22)의 소오스는 출력단, 상기 제 1 PMOS 트랜지스터(23)의 소오스는 입력단, 상기 제 2 PMOS 트랜지스터(24)의 소오스는 출력단이 각각 되어진다.Thus, the source of the first NMOS transistor 21 is an input terminal, the source of the second NMOS transistor 22 is an output terminal, the source of the first PMOS transistor 23 is an input terminal, and a source of the second PMOS transistor 24. Are output stages, respectively.

그리고 본 발명의 트랜스미션 게이트가 ON 되기 직전까지는 입력단(IN)과 출력단(OUT)의 전압크기에 무관하게 각 MOS 트랜지스터의 소오스가 결정되고, 이 소오스는 각 MOS 트랜지스터의 기판과 숏트 되어 있으므로 기판과 소오스의 전압차 VB=0이 된다.Until the transmission gate of the present invention is turned on, the source of each MOS transistor is determined irrespective of the voltage level of the input terminal IN and the output terminal OUT. Since the source is shorted with the substrate of each MOS transistor, the substrate and the source are shortened. The voltage difference of V B == 0.

이상에서 설명한 바와같이 본 발명에 의한 트랜스미션 게이트 회로에 있어서 기판과 소오스의 전압차를 VB=0로 함으로써 각 MOS 트랜지스터의 문턱전압 변화를 방지하기 때문에 입력단과 출력단간의 신호전압의 크기에 무관하게 트랜스미션 게이트의 ON 타이밍 특성을 향상시키는 효과가 있다.As described above, in the transmission gate circuit according to the present invention, since the voltage difference between the substrate and the source is set to V B = 0, the threshold voltage of each MOS transistor is prevented, so that the transmission voltage is independent of the magnitude of the signal voltage between the input terminal and the output terminal. There is an effect of improving the ON timing characteristic of the gate.

Claims (4)

입력단과 출력단 사이에 직렬로 연결되는 제 1, 제 2 NMOS 트랜지스터와,First and second NMOS transistors connected in series between an input terminal and an output terminal, 상기 제 1, 제 2 NMOS 트랜지스터와 병렬로 연결되면서 상기 입력단과 출력단사이에 직렬로 연결되는 제 1, 제 2 PMOS 트랜지스터와,First and second PMOS transistors connected in parallel with the first and second NMOS transistors in series between the input terminal and the output terminal; 상기 제 1, 제 2 NMOS 트랜지스터의 직렬로 연결된 부분에 Vdd 전원을 인가하는 제 3 PMOS 트랜지스터와,A third PMOS transistor applying a Vdd power supply to a portion of the first and second NMOS transistors connected in series; 상기 제 1, 제 2 PMOS 트랜지스터의 직렬로 연결된 부분에 Vss 전원을 인가하는 제 3 NMOS 트랜지스터와,A third NMOS transistor for applying a Vss power supply to a portion connected in series of the first and second PMOS transistors; 상기 제 1, 제 2 NMOS 트랜지스터 및 제 3 PMOS 트랜지스터의 게이트에 공통으로 인가되는 게이트 제어신호단과, 그리고A gate control signal terminal commonly applied to the gates of the first and second NMOS transistors and the third PMOS transistor, and 상기 제 1, 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터의 게이트에 공통으로 인가되는 게이트 제어신호단을 포함하여 구성됨을 특징으로 하는 트랜스미션 게이트 회로.And a gate control signal terminal commonly applied to the gates of the first and second PMOS transistors and the third NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 제 1, 제 2, 제 3 NMOS 트랜지스터 및 제 1, 제 2 , 제 3 PMOS 트랜지스터의 소오스는 기판과 숏트되게 구성됨을 특징으로 하는 트랜스미션 게이트 회로.And the sources of the first, second and third NMOS transistors and the first, second and third PMOS transistors are configured to be shorted with the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 3 PMOS 트랜지스터는 제 1, 제 2 NMOS 트랜지스터의 소오스를 한쪽으로 고정시키기 위해 트랜스미션 게이트가 OFF시에 상기 제 1, 제 2 NMOS 트랜지스터의 드레인에 Vdd 전원을 인가하도록 스위칭 역할을 함을 특징으로 하는 트랜스미션 게이트 회로.The third PMOS transistor has a switching role to apply Vdd power to the drains of the first and second NMOS transistors when the transmission gate is OFF to fix the sources of the first and second NMOS transistors to one side. Transmission gate circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 3 NMOS 트랜지스터는 제 1, 제 2 PMOS 트랜지스터의 소오스를 한쪽으로 고정시키기 위해 트랜스미션 게이트가 OFF시에 상기 제 1, 제 2 PMOS 트랜지스터의 드레인에 Vss 전원을 인가하도록 스위칭 역할을 함을 특징으로 하는 트랜스미션 게이트 회로.The third NMOS transistor has a switching role to apply Vss power to the drains of the first and second PMOS transistors when the transmission gate is OFF to fix the sources of the first and second PMOS transistors to one side. Transmission gate circuit.
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