KR100268646B1

KR100268646B1 - High voltage driving circuit

Info

Publication number: KR100268646B1
Application number: KR1019970069575A
Authority: KR
Inventors: 송규상; 박문양; 송원철; 김경수
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 2000-10-16
Also published as: KR19990050456A

Abstract

PURPOSE: A high voltage driving circuit is provided to be capable of removing the degradation of operation speed or unnecessary current consumption due to delay feature of a clamping circuit while maintaining an advantage operating high level and low level output voltages within a required range without full swing from a VDD to a ground. CONSTITUTION: A level converting part(200b) receives signals of logic level to convert the level to be suitable to an input of a driving part(300b), and consists an input(170b), a low level output(180b), a clamping(50b) and a high level output(30b). The driving part(300b) drives a load, and consists the complementary structure of a PMOS(301b) and an NMOS(302b). The input(170b) of the level converting part(200b) consists of two NMOS transistors(171b,172b), which gates are input terminals(105b,106b) receiving inversed signals and which drains are connected to internal terminals(109b,110b) of the clamping(50b).

Description

High voltage driving circuit

본 발명은 박막형 측방향 이중확산(Thin Gate Lateral Double-Diffused) MOS(LDMOS) 소자를 사용하여 로직레벨의 신호를 수십 볼트 이상의 고전압으로 변환하여 출력하는 평판 디스플레이 패널(Flat Display Panel) 구동용 고전압 구동회로(High Voltage Driving Circuit)에 관한 것이다.The present invention provides a high voltage driving circuit for driving a flat display panel that converts a logic level signal into a high voltage of several tens of volts or more by using a thin gate lateral double-diffused MOS (LDMOS) device. The present invention relates to a high voltage driving circuit.

일반적으로, 플라즈마 디스플레이 패널(Plasma Display Panel) 등의 평판 디스플레이 패널 구동용으로 사용되는 고전압 구동회로는 로직레벨의 디지털 신호를 수십 볼트 이상의 고전압 디지털 신호로 변환시켜 출력시키는 기능을 한다. 통상,이런 고전압 구동회로는 로직신호를 고전압 신호로 변환시켜 주는 레벨 변환부 회로와 부하를 구동하는 구동부 회로로 이루어져 있다. 또한, 고전압 구동회로 내에 사용되는 트랜지스터 소자로는 수십 볼트 이상의 고전압에 견딜 수 있도록 박막형이나 후막형(Thick Gate)의 LDMOS 소자가 많이 사용되고 있다.In general, a high voltage driving circuit used for driving a flat panel display panel such as a plasma display panel converts a logic level digital signal into a high voltage digital signal of several tens of volts or more and outputs the same. Typically, such a high voltage drive circuit is composed of a level converter circuit for converting a logic signal into a high voltage signal and a driver circuit for driving a load. In addition, as the transistor device used in the high voltage driving circuit, a thin film type or a thick gate LDMOS device is used to withstand high voltages of several tens of volts or more.

도 1은 종래의 레벨변환 회로의 회로도이다. 도 1을 참조하여 종래의 레벨변환 회로를 설명하면 다음과 같다.1 is a circuit diagram of a conventional level conversion circuit. Referring to FIG. 1, a conventional level conversion circuit will be described.

이는 고전압 구동회로의 레벨변환용으로 사용 가능한 대표적인 레벨변환 회로(100a)이다. 이 레벨변환 회로의 특징으로는 입력단(70a)과 하이레벨(High Level) 출력단(30a)만으로 구성된 이전의 회로에 클램핑단(50a)을 삽입한 점이다. 이렇게클램핑 회로를 삽입함으로써 하이레벨 출력단(30a)의 PMOS 트랜지스터(31a 및 32a)의 게이트와 소스 사이의 전압 스윙을 적절하게 유지할 수 있어 박막형 LDMOS 트랜지스터의 사용이 가능하다. 또한 PMOS 트랜지스터(31a 및 32a)의 드레인 전압과 입력단(70a)의 NMOS 트랜지스터(71a 및 72a)의 드레인 전압도 적절하게 유지할 수 있어 출력단자(108a 또는 107a)과 단자(112a 또는 111a)의 출력을 V_DD(101a)와 GND(102a) 사이가 아닌 일정한 전압레벨로 출력할 수 있다. 그러나, 도 1의 종래회로에서는 음양의 입력단자 V_i ^-(105a) 및 V_i ⁺(106a)에 서로 반전된 신호가 인가될 때 클램핑단(50a)의 두 NMOS 트랜지스터(53a 및 54a)의 삽입으로 인하여 하이레벨 출력단(30a)을 구성하는 두 PMOS 트랜지스터(31a 및 32a)의 스위칭 동작을 지연시키는 단점이 있다. 이런 동작지연은 하이레벨 출력단(30a)의 출력단자(107a 또는 108a)의 전압이 느리게 상승하고 느리게 하강하는 특성을 나타낸다. 이런 특성은 동작속도를 저하시키고 누설전류를 증가시킨다.This is a representative level conversion circuit 100a that can be used for level conversion of a high voltage driving circuit. The characteristic of this level conversion circuit is that the clamping stage 50a is inserted into a previous circuit composed of only the input stage 70a and the high level output stage 30a. By inserting the clamping circuit in this way, the voltage swing between the gate and the source of the PMOS transistors 31a and 32a of the high level output terminal 30a can be appropriately maintained, thereby enabling the use of a thin film type LDMOS transistor. In addition, the drain voltages of the PMOS transistors 31a and 32a and the drain voltages of the NMOS transistors 71a and 72a of the input terminal 70a can also be appropriately maintained so that the output of the output terminals 108a or 107a and the terminals 112a or 111a can be maintained. It can be output at a constant voltage level, not between V _DD 101a and GND 102a. However, in the conventional circuit of FIG. 1, the insertion of two NMOS transistors 53a and 54a of the clamping stage 50a when an inverted signal is applied to the negative input terminals V _i ^- 105a and V _i ⁺ 106a. As a result, the switching operation of the two PMOS transistors 31a and 32a constituting the high level output terminal 30a is delayed. This operation delay exhibits a characteristic that the voltage of the output terminal 107a or 108a of the high level output terminal 30a rises slowly and falls slowly. This characteristic reduces the operating speed and increases the leakage current.

고전압 구동회로는 플라즈마 디스플레이 패널 등과 같은 평판 디스플레이 패널을 구동하기 위하여 사용된다. 이 고전압 구동회로는 5V 로직 레벨을 갖는 신호를 수십 내지 수백볼트 정도의 고전압으로 변환시켜 부하를 구동시키는 역할을 한다. 고전압 구동회로는 크게 로직레벨의 입력신호를 고전압 신호로 변환시키는 레벨변환부과 레벨변환부의 출력을 받아 부하를 구동하는 역할을 하는 고전압 구동부로 구성된다. 이런 고전압 구동회로는 레벨변환과 고전압 스위칭에 따른 속도저하, DC 전류나 스위칭시에 발생되는 누설전류의 흐름이 문제가 된다. 일반적으로 DC 전류를 방지하기 위하여 래치구조의 레벨변환 회로가 많이 사용되는데(US4952825, JP7-302842), 이는 후막형 LDMOS를 사용한 것이며, 이를 박막형 LDMOS로 사용하기 위해서는 게이트-소스 사이의 항복을 방지하기 위하여 게이트-소스 사이의 전압을 제한하는 클램핑회로가 요구된다(US4996443, US5539334).The high voltage driving circuit is used to drive flat panel display panels such as plasma display panels. This high voltage drive circuit drives a load by converting a signal having a 5V logic level into a high voltage of tens to hundreds of volts. The high voltage driving circuit is largely comprised of a level converting unit for converting an input signal having a logic level into a high voltage signal and a high voltage driving unit serving to drive a load by receiving an output of the level converting unit. Such high voltage driving circuits have a problem in speed reduction due to level conversion and high voltage switching, and leakage current generated during DC current or switching. In general, a latch level conversion circuit is widely used to prevent DC current (US4952825, JP7-302842), which uses a thick-film LDMOS. To use it as a thin-film LDMOS, it is necessary to prevent breakdown between gate and source. To this end, a clamping circuit for limiting the voltage between the gate and the source is required (US4996443, US5539334).

도 1의 종래회로에서는 입력단(70a)의 두 NMOS 트랜지스터(71a 및 72a)의 드레인 출력전압을 제한하기 위하여 사용된 클램핑단(50a)의 두 NMOS 트랜지스터(53a 및 54a)로 인하여 동작속도가 저하되는 문제점이 있다. 즉, 양의 입력(106a) V_i ⁺의전압이 로우(Low)에서 하이(High)로 천이되면 NMOS 트랜지스터(72a)의 드레인(112a) 전압은 로우로 천이된다. 이 때, 클램핑단의 NMOS 트랜지스터(54a)가 곧바로 온(ON) 동작하지 못하고 게이트-소스 사이의 전압이 이 트랜지스터를 온시키기에 충분히 커질 때까지 오프(OFF) 상태를 유지하고 있다. 이런 동작으로 인하여 단자(110a)나 단자(108a)의 전압이 하이레벨에서 로우레벨(Low Level)로 천이하는 데에 지연시간이 필요하게 된다. 따라서, 하이레벨 출력단(30a)의 PMOS 트랜지스터(31a)가 온 상태로 바뀌고 PMOS 트랜지스터(32a)가 오프 상태로 변화하는 데에 지연시간이 소요된다. 이런 동작은 음의 입력(105a) V_i ^-의 전압이 로우에서 하이로 천이되는 경우에도 똑같이 발생된다. 이 때에는 클램핑단의 NMOS 트랜지스터(53a)의 동작에 지연이 발생되어 단자(109a)나 단자(107a)의 전압이 하이에서 로우레벨로 천이하는 데에 지연시간이 필요하며, PMOS 트랜지스터(32a)가 온 상태, PMOS 트랜지스터(31a)이 오프 상태로 변화하는 데에 지연시간이 요구된다. 상기의 현상으로 인하여 하이레벨 출력단의 두 출력단자(108a 또는 107a)의 전압이 하이에서 로우레벨로, 로우에서 하이레벨로 천이하는 데에 얼마만큼의 지연시간이 요구된다. 이렇게 동작지연은 동작속도의 저하는 물론 동작시 수직으로 연결된 4개의 트랜지스터를 통한 누설전류 흐름으로 나타나게 되며 불필요한 전력소모를 야기시킨다는 문제점이 있었다.In the conventional circuit of FIG. 1, the operating speed is reduced due to the two NMOS transistors 53a and 54a of the clamping stage 50a used to limit the drain output voltages of the two NMOS transistors 71a and 72a of the input terminal 70a. There is a problem. That is, when the voltage of the positive input 106a V _i ⁺ transitions from low to high, the voltage of the drain 112a of the NMOS transistor 72a transitions to low. At this time, the NMOS transistor 54a of the clamping stage does not immediately turn ON and remains OFF until the voltage between the gate and the source becomes large enough to turn on the transistor. This operation requires a delay time for the voltage of the terminal 110a or the terminal 108a to transition from the high level to the low level. Therefore, it takes a delay time for the PMOS transistor 31a of the high level output terminal 30a to be turned on and the PMOS transistor 32a to be turned off. This behavior is equally true when the voltage at negative input 105a V _i ^- transitions from low to high. In this case, a delay occurs in the operation of the NMOS transistor 53a of the clamping stage, and a delay time is required for the voltage of the terminal 109a or the terminal 107a to transition from high to low level, and the PMOS transistor 32a A delay time is required for the on state and the PMOS transistor 31a to change to the off state. Due to the above phenomenon, some delay time is required for the voltages of the two output terminals 108a or 107a of the high level output terminal to transition from high to low level and from low to high level. The operation delay is shown as the leakage current flow through the four transistors connected vertically during the operation as well as the operation speed decreases, causing unnecessary power consumption.

상기 문제점을 해결하기 위한 본 발명에서는 하이레벨 출력전압과 로우레벨 출력전압을 V_DD에서 접지(GND)까지 풀스윙(full swing)시키지 않고 필요한 범위만큼 동작시키는 장점을 유지시키면서 클램핑회로의 지연특성으로 인한 동작속도의 저하나 불필요한 전류소모를 제거한 고전압 구동회로를 제공하는 데에 그 목적이 있다.In order to solve the above problems, the present invention provides a delay characteristic of the clamping circuit while maintaining the advantage of operating the high level output voltage and the low level output voltage to the required range without full swinging from V _DD to ground (GND). It is an object of the present invention to provide a high voltage driving circuit which eliminates a decrease in operating speed and unnecessary current consumption.

상기 문제점을 해결하기 위한 본 발명의 다른 목적은 상기와 같은 고전압 구동회로에서 박막형 LDMOS를 사용하고 고속동작과 저전류 동작을 위한 레벨변환 회로를 포함하는 고전압 구동회로를 제공하는 데에 있다.Another object of the present invention for solving the above problems is to provide a high voltage driving circuit using a thin film type LDMOS in the high voltage driving circuit as described above and including a level conversion circuit for high speed operation and low current operation.

상기 목적을 달성하기 위한 본 발명의 특징은 평판 디스플레이 패널을 구동하는 고전압 구동회로에 있어서, 로직레벨 신호를 하이레벨과 로우레벨의 두 고전압으로 신호레벨로 변환시켜 주는 레벨 변환수단 및 그 레벨 변환수단의 하이레벨 및 로우레벨의 두 고전압 출력을 받아 부하를 구동하는 역할을 담당하는 고전압 구동수단으로 구성되어 있는 데에 있다. 여기서, 그 레벨 변환수단은 로직레벨의 서로 반전된 두 신호를 받아들이는 입력부와, 고전압 구동수단에 레벨변환된 하이레벨 출력을 제공하는 하이레벨 출력부와, 로우레벨 출력을 제공하는 로우레벨 출력부 및 하이레벨 출력단과 로우레벨 출력단의 전압 스윙 폭을 조절하는 클램핑부로 구성되어 있다. 그 입력부는 자신의 소스가 접지되고 음양의 로직 레벨신호를 자신의 게이트로 각각 입력받아 자신의 드레인으로 클램핑부에 각각 출력하는 두 개의 NMOS 트랜지스터로 구성되어 있으며, 자신의 소스가 접지되고 자신의 게이트가 NMOS 트랜지스터의 게이트에 각각 연결되고 자신의 드레인이 로우레벨 출력부의 출력단자에 각각 연결되는 두 개의 NMOS 트랜지스터를 더 포함한다. 또한, 로우레벨 출력부를 제거하고 입력부가 로우레벨 출력부를 겸할 수도 있다. 그 하이레벨 출력부는 레벨 변환수단의 입력부의 동작에 따라 온오프되는 두 개의 PMOS 트랜지스터로 구성되어 있으며, 그 PMOS 트랜지스터들의 각 소스는 전원에 연결되고 그 PMOS 트랜지스터들의 각 드레인은 상대 PMOS 트랜지스터의 게이트에 연결되어 있으며 그 PMOS 트랜지스터들의 각 드레인이 양과 음의 하이레벨 출력단자가 된다. 그 로우레벨 출력부는 레벨 변환수단의 입력부의 동작에 따라 온오프되는 두 개의 NMOS 트랜지스터로 구성되어 있으며, 그 NMOS 트랜지스터들의 각 소스는 접지되고 그 NMOS 트랜지스터들의 각 드레인은 상대 NMOS 트랜지스터의 게이트에 연결되어 있으며 그 NMOS 트랜지스터들의 각 드레인이 양과 음의 로우레벨 출력단자가 된다. 그 클램핑부는 하이레벨 출력부의 양음의 출력전압을 적절한 값으로 유지시키도록 자신의 소스는 하이레벨 출력부에 각각 연결되고 자신의 게이트는 상대 PMOS 트랜지스터의 게이트에 연결되고 제 1 외부전압을 입력받으며 자신의 드레인은 입력부에 각각 연결되는 두 개의 PMOS 트랜지스터와, 그 두 개의 PMOS 트랜지스터의 소스전압이 그 제 1 외부전압에 연결된 게이트 전압보다 아래로 내려가지 않도록 자신의 애노드가 게이트에 연결되고 자신의 캐소드가 소스에 연결된 두 개의 다이오드와, 로우레벨 출력부의 양음의 출력전압을 적절한 값으로 유지시키도록 자신의 소스는 로우레벨 출력부에 각각 연결되고 자신의 게이트는 상대 NMOS 트랜지스터의 게이트와 연결되고 제 2 외부전압을 입력받으며 자신의 드레인이 그 PMOS 트랜지스터의 드레인에 각각 연결되는 두 개의 NMOS 트랜지스터 및 그 두 개의 NMOS 트랜지스터의 소스전압이 그 제 2 외부전압에 연결된 게이트 전압보다 위로 올라가지 않도록 자신의 애노드가 소스에 연결되고 자신의 캐소드가 게이트에 연결된 두 개의 다이오드로 구성되어 있다. 그 고전압 구동수단은 자신의 소스가 전원에 연결되고 레벨 변환수단의 하이레벨 출력을 자신의 게이트로 입력받고 자신의 드레인이 출력단자가 되는 PMOS 트랜지스터 및 자신의 소스가 접지되고 레벨 변환수단의 로우레벨 출력을 자신의 게이트로 입력받고 자신의 드레인이 그 PMOS 트랜지스터의 드레인에 연결되는 NMOS 트랜지스터로 구성된다.A feature of the present invention for achieving the above object is a high voltage driving circuit for driving a flat panel display panel, the level converting means for converting a logic level signal into a signal level at two high voltages of a high level and a low level and the level converting means It is composed of a high voltage driving means that is responsible for driving the load by receiving two high voltage outputs of high level and low level of. Here, the level converting means includes an input for receiving two inverted signals of logic level, a high level output for providing a high level output which is level-converted to the high voltage driving means, and a low level output for providing a low level output. And a clamping unit for adjusting a voltage swing width of the high level output terminal and the low level output terminal. Its input consists of two NMOS transistors whose sources are grounded and receive a positive logic level signal to their gates, respectively, and output to their clamps as their drains. Two NMOS transistors respectively connected to gates of the NMOS transistors, and drains thereof are respectively connected to output terminals of the low-level output unit. In addition, the low level output may be removed and the input may serve as the low level output. The high level output portion is composed of two PMOS transistors turned on and off according to the operation of the input portion of the level converting means, each source of the PMOS transistors is connected to a power source and each drain of the PMOS transistors is connected to a gate of the counterpart PMOS transistor. Each drain of the PMOS transistors is connected to a positive and negative high level output terminal. The low level output is composed of two NMOS transistors which are turned on and off according to the operation of the input of the level converting means, each source of the NMOS transistors is grounded and each drain of the NMOS transistors is connected to the gate of the counter NMOS transistor. Each drain of the NMOS transistors is a positive and negative low level output terminal. The clamping part is connected to the high level output part and its gate is connected to the gate of the counterpart PMOS transistor so as to maintain the positive output voltage of the high level output part at an appropriate value and receives the first external voltage. The drain of the two PMOS transistors, each connected to the input, and its anode connected to the gate so that the source voltage of the two PMOS transistors are not lower than the gate voltage connected to the first external voltage, The two diodes connected to the source and their sources are respectively connected to the low level outputs and their gates are connected to the gates of the counter NMOS transistors to maintain the positive output voltage of the low level output at an appropriate value. Receive a voltage and each of its drains to the drain of that PMOS transistor. It consists of two diodes whose anode is connected to the source and its cathode is connected to the gate so that the source voltages of the two NMOS transistors connected and the source voltage of the two NMOS transistors do not rise above the gate voltage connected to the second external voltage. have. The high voltage driving means has a PMOS transistor whose source is connected to a power source, a high level output of the level converting means is input to its gate, and its drain is an output terminal, and a low level output of the level converting means is grounded. Is input to its gate and its drain is connected to the drain of the PMOS transistor.

제1도는 종래의 레벨변환 회로의 회로도.1 is a circuit diagram of a conventional level conversion circuit.

제2도는 본 발명의 실시예 1의 고전압 구동회로의 회로도.2 is a circuit diagram of a high voltage driving circuit of Embodiment 1 of the present invention.

제3도는 실시예 1을 수정하여 고안한 실시예 2의 고전압 구동회로의 회로도.3 is a circuit diagram of a high voltage driving circuit of Embodiment 2, modified from Embodiment 1. FIG.

제4도는 실시예 2를 수정하여 고안한 실시예 3의 고전압 구동회로의 회로도.4 is a circuit diagram of a high voltage driving circuit of Embodiment 3, modified from Embodiment 2. FIG.

이하, 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예 1의 고전압 구동회로의 회로도이다. 도 2를 참조하여 본 발명의 실시예 1의 고전압 구동회로를 설명한다.2 is a circuit diagram of a high voltage driving circuit of Embodiment 1 of the present invention. The high voltage driving circuit of Embodiment 1 of the present invention will be described with reference to FIG.

이 회로는 크게 레벨변환부(200b)와 구동부(300b)로 구성되어 있다. 레벨변환부(200b)는 로직레벨의 신호를 받아 구동부(300b)의 입력에 맞게 신호레벨을 변환시켜주며, 입력단(170b), 로우레벨 출력단(180b), 클램핑단(50b) 및 하이레벨 출력단(30b)으로 구성되어 있다. 구동부(300b)는 부하를 구동하는 역할을 하며 PMOS(301b)와 NMOS(302b)의 상보형(Complementary) 구조로 구성되어 있다. 레벨변환부(200b)의 입력단(170b)은 두 개의 NMOS 트랜지스터(171b, 172b)로 구성되어 있다. 각 트랜지스터의 게이트는 서로 반전된 신호를 받아들이는 입력단자(105b, 106b)이며, 드레인은 클램핑단(50b)의 내부 단자(109b, 110b)에 연결되어 있다. 로우레벨 출력단(180b)은 두 개의 NMOS 트랜지스터(181b, 182b)로 구성되어 있으며, 각각의 드레인이 상대 트랜지스터의 게이트에 연결되어 있다. 이 두 트랜지스터의 드레인이 각각 양음의 로우레벨 출력단자(111b, 112b)가 되며 이 출력단자는 클램핑단(50b)의 두 NMOS 트랜지스터(53b, 54b)의 각 소스에 연결된다. 하이레벨 출력단(30b)은 두 개의 PMOS 트랜지스터(31b, 32b)로 구성되어 있다. 이 두 트랜지스터도 로우레벨 출력단(180b)과 마찬가지로 각각의 드레인이 상대 트랜지스터의 게이트에 연결되어 있으며, 각 드레인 단자가 양음의 하이레벨 출력단자(107b, 108b)가 되며 클램핑단(50b)의 두 PMOS 트랜지스터(51b, 52b)의 각 소스에 연결된다. 클램핑단(50b)은 두개의 PMOS 트랜지스터(51b, 52b), 두 개의 NMOS 트랜지스터(53b, 54) 및 네 개의 다이오드(55b, 56b, 57b, 58b)로 구성되어 있다. 두 개의 PMOS 트랜지스터의 게이트는 서로 연결되어 외부단자인 BIAS1에 연결되며, 두 개의 NMOS 트랜지스터의 게이트는 서로 연결되어 외부단자인 BIAS2에 연결된다. 두 PMOS 트랜지스터(51b, 52b)의 각 드레인은 두 NMOS 트랜지스터(53b, 54b)의 각 드레인에 각각 연결되며, 연결된 두 단자(109b, 110b)에 입력단(170b)의 두 트랜지스터(171b, 172b) 각 드레인이 연결된다. 구동부(300b)는 PMOS 트랜지스터(301b)와 NMOS 트랜지스터(302b)가 상보형 구조로 구성되어 있다. 두 트랜지스터의 각 드레인은 서로 연결되어 부하를 구동하는 출력단자(113b) Vout이 된다. PMOS 트랜지스터(301b)의 게이트는 레벨변환부(200b)의 음의 하이레벨 출력단자(108b)로부터 신호를 받아들인다. NMOS 트랜지스터(302b)의 게이트는 레벨변환부(200b)의 음의 로우레벨 출력단자(112b)로부터 신호를 받아들인다. 레벨변환부(200b)의 동작에 있어서 로직레벨의신호를 받아들이는 입력단(170b)의 두 NMOS 트랜지스터(171b, 172b), 하이레벨 출력단(30b)의 두 PMOS 트랜지스터(31b, 32b) 및 로우레벨 출력단(180b)의 두 NMOS 트랜지스터(181b, 182b)에 의하여 로직레벨의 신호로부터 고전압 신호로의 레벨변환이 이루어져 하이레벨 출력과 로우레벨 출력으로 레벨변환된 두 출력(108b, 112b)이 만들어 진다. 클램핑단(50b)의 두 PMOS 트랜지스터(51b, 52b)에 의하여 하이레벨 출력의 로우상태가 결정되며, 두 NMOS 트랜지스터(53b, 54b)에 의하여 로우레벨 출력의 하이상태가 결정된다. 클램핑단(50b)의 두 개의 PMOS 트랜지스터의 소스와 게이트에 역방향으로 연결되어 있는 다이오드(51b, 52b)는 하이레벨 출력단자(107b, 108b)의 전압이 BIAS1 전압 이하로 내려가지 않도록 한다. 또한, 두 개의 NMOS 트랜지스터의 게이트와 소스에 역방향으로 연결되어 있는 다이오드(57b, 58b)는 로우레벨 출력단자(111b, 112b)의 전압이 BIAS2 전압 이상으로 상승하지 않도록 한다. 여기서, 사용된 네 개의 다이오드(51b, 52b, 53b, 54b)는 도 1 종래회로에서는 쇼트키(Schottky) 다이오드를 사용하였으나 본 발명에서는 수십 V 이상의 고전압에서 사용되므로 접합(Junction) 다이오드를 사용하였다. 상기의 레벨변환부(200b)의 동작으로 만들어진 음의 하이레벨 출력(108b)과 로우레벨 출력(112b)의 두 신호는 구동부(300b)의 PMOS 트랜지스터(301b)와 NMOS 트랜지스터(302b)를 각각 구동시킨다.This circuit is largely comprised of the level converter 200b and the driver 300b. The level converting unit 200b receives a logic level signal and converts the signal level according to the input of the driving unit 300b. The level converting unit 200b includes an input terminal 170b, a low level output terminal 180b, a clamping terminal 50b, and a high level output terminal ( 30b). The driver 300b serves to drive a load and is configured in a complementary structure of the PMOS 301b and the NMOS 302b. The input terminal 170b of the level converter 200b includes two NMOS transistors 171b and 172b. The gates of the transistors are input terminals 105b and 106b which receive signals inverted from each other, and the drains thereof are connected to internal terminals 109b and 110b of the clamping terminal 50b. The low level output stage 180b is composed of two NMOS transistors 181b and 182b, each drain of which is connected to the gate of the counter transistor. The drains of these two transistors become positive low level output terminals 111b and 112b, respectively, and these output terminals are connected to respective sources of the two NMOS transistors 53b and 54b of the clamping stage 50b. The high level output terminal 30b is composed of two PMOS transistors 31b and 32b. Like the low level output stage 180b, these two transistors are connected to the gates of the counter transistors, and each drain terminal becomes the positive high level output terminals 107b and 108b, and the two PMOSs of the clamping stage 50b. It is connected to each source of the transistors 51b and 52b. The clamping stage 50b consists of two PMOS transistors 51b and 52b, two NMOS transistors 53b and 54 and four diodes 55b, 56b, 57b and 58b. The gates of the two PMOS transistors are connected to each other and are connected to the external terminal BIAS1, and the gates of the two NMOS transistors are connected to each other and to the external terminal BIAS2. Each drain of the two PMOS transistors 51b, 52b is connected to each drain of the two NMOS transistors 53b, 54b, respectively, and each of the two transistors 171b, 172b of the input terminal 170b is connected to the two terminals 109b, 110b. The drain is connected. In the driver 300b, the PMOS transistor 301b and the NMOS transistor 302b have a complementary structure. Each drain of the two transistors is connected to each other to become an output terminal Vout for driving a load. The gate of the PMOS transistor 301b receives a signal from the negative high level output terminal 108b of the level converter 200b. The gate of the NMOS transistor 302b receives a signal from the negative low level output terminal 112b of the level converter 200b. In the operation of the level converter 200b, two NMOS transistors 171b and 172b of the input terminal 170b for receiving a logic level signal, two PMOS transistors 31b and 32b of the high level output terminal 30b and a low level output terminal The two NMOS transistors 181b and 182b of 180b perform level conversion from a logic level signal to a high voltage signal to produce two outputs 108b and 112b that are level converted to a high level output and a low level output. The low state of the high level output is determined by the two PMOS transistors 51b and 52b of the clamping stage 50b, and the high state of the low level output is determined by the two NMOS transistors 53b and 54b. Diodes 51b and 52b connected in reverse direction to the sources and gates of the two PMOS transistors of the clamping stage 50b prevent the voltages of the high level output terminals 107b and 108b from dropping below the BIAS1 voltage. In addition, the diodes 57b and 58b connected in reverse directions to the gates and the sources of the two NMOS transistors prevent the voltages of the low-level output terminals 111b and 112b from rising above the BIAS2 voltage. Here, the four diodes 51b, 52b, 53b, and 54b used are Schottky diodes in the conventional circuit of FIG. 1, but in the present invention, junction diodes are used since they are used at high voltages of several tens of volts or more. The two signals of the negative high level output 108b and the low level output 112b generated by the operation of the level converter 200b drive the PMOS transistor 301b and the NMOS transistor 302b of the driver 300b, respectively. Let's do it.

본 실시예 1의 스위칭 동작은 다음과 같다.The switching operation of the first embodiment is as follows.

입력단(170b)의 두 NMOS 트랜지스터(171b, 172b)의 각 게이트에 로직레벨의 음양의 서로 반전된 신호가 인가되면 트랜지스터(171b)는 오프되고 트랜지스터(172b)는 온된다. 따라서, 단자(110b)는 로우상태로 천이되며 계속하여 단자(108b, 112b)를 로우상태로 만든다. 따라서 하이레벨 출력단(30b)의 PMOS 트랜지스터(31b)은 온상태가 되며 단자(107b, 109b, 111b)를 차례로 하이상태로 만든다. 따라서, 로우레벨 출력단(180b)의 NMOS 트랜지스터(182b)는 온되고, NMOS 트랜지스터(181b)은 오프된다. 결과적으로, 음의 하이레벨 출력단자(108b)와 로우레벨 출력단자(112b)에는 로우상태가 출력되어 구동부(300b)의 최종 출력단자(112b) Vout는 하이상태가 된다. 마찬가지로, 입력단(170b)의 두 NMOS 트랜지스터(171b, 172b)의 각 게이트에 로직레벨의 양음의 서로 반전된 신호가 인가되면 NMOS 트랜지스터(171b)는 온되고, NMOS 트랜지스터(172b)는 오프된다. 따라서, 단자(109b)는 로우로 천이되며 계속하여 단자(107b, 111b)를 로우상태로 만든다. 따라서, 하이레벨 출력단(30b)의 PMOS 트랜지스터(32b)는 온되며 단자(108b, 110b, 112b)을 차례로 하이상태로 만든다. 따라서, 로우레벨 출력단의 NMOS 트랜지스터(181b)은 온되고, NMOS 트랜지스터(182b)는 오프된다. 결과적으로, 하이레벨 출력단자(108b)와 로우레벨 출력단자(112b)에는 하이상태가 출력되어 구동부(300b)의 최종 출력단자(113b) Vout은 로우상태가 된다.When the inverted signals of the logic level are positively applied to the gates of the two NMOS transistors 171b and 172b of the input terminal 170b, the transistor 171b is turned off and the transistor 172b is turned on. Thus, terminal 110b transitions to a low state and subsequently brings terminals 108b and 112b to a low state. Therefore, the PMOS transistor 31b of the high level output terminal 30b is turned on and the terminals 107b, 109b, and 111b are sequentially turned high. Accordingly, the NMOS transistor 182b of the low level output terminal 180b is turned on and the NMOS transistor 181b is turned off. As a result, a low state is output to the negative high level output terminal 108b and the low level output terminal 112b, and the final output terminal 112b Vout of the driving unit 300b becomes high. Similarly, when a positively inverted signal of logic level is applied to each gate of two NMOS transistors 171b and 172b of the input terminal 170b, the NMOS transistor 171b is turned on and the NMOS transistor 172b is turned off. Thus, terminal 109b transitions low and subsequently brings terminals 107b and 111b low. Therefore, the PMOS transistor 32b of the high level output terminal 30b is turned on and the terminals 108b, 110b and 112b are sequentially turned high. Thus, the NMOS transistor 181b at the low level output stage is on and the NMOS transistor 182b is off. As a result, a high state is output to the high level output terminal 108b and the low level output terminal 112b so that the final output terminal 113b Vout of the driving unit 300b becomes low.

도 3은 실시예 1을 수정하여 고안한 실시예 2의 고전압 구동회로의 회로도이다. 도 3을 참조하여 실시예 2의 고전압 구동회로를 설명한다.FIG. 3 is a circuit diagram of the high voltage driving circuit of Embodiment 2, which is modified from Embodiment 1. FIG. The high voltage driving circuit of Embodiment 2 will be described with reference to FIG.

위와 같이 스위칭 동작하는 과정에서 도 1에서 보여준 종래의 회로와는 달리 본 실시예 2에서는 입력신호의 전달이 클램핑단(50c)의 두 NMOS 트랜지스터(53c, 54c)를 거치지 않고 곧바로 하이레벨 출력단(30c)의 PMOS 트랜지스터(31c, 32c)로인가된다. 그래서, NMOS 트랜지스터(53c, 54c)의 오프에서 온 동작에 따른 동작지연을 방지할 수 있으며 고속동작을 가능하게 한다. 그리고, 이런 동작속도의 향상은 레벨 변환부(200c)에서 직렬로 쌓인 4개의 트랜지스터(32c, 52c, 54c, 182c) 또는 4개의 트랜지스터(31c, 51c, 53c, 181c)를 통하여 신호가 스위칭하는 순간에 흐르는 누설전류의 양을 감소시킨다. 또한, 음의 하이레벨 출력(108c)과 로우레벨 압출력(112c) 사이의 시간지연을 제거시키므로써 구동부(300c)의 두 트랜지스터(301c, 302c)를 통하여 신호가 스위칭하는 순간에 흐르는 누설전류도 감소시킬 수 있다.Unlike the conventional circuit shown in FIG. 1 during the switching operation as described above, in the second embodiment, the transfer of the input signal does not go through the two NMOS transistors 53c and 54c of the clamping stage 50c. Is applied to the PMOS transistors 31c and 32c. Therefore, it is possible to prevent the operation delay due to the on-off operation of the NMOS transistors 53c and 54c and to enable high-speed operation. And, the improvement of the operation speed is the moment the signal is switched through the four transistors 32c, 52c, 54c, 182c or four transistors 31c, 51c, 53c, 181c stacked in series in the level converter 200c. Reduce the amount of leakage current flowing in the In addition, by eliminating the time delay between the negative high-level output 108c and the low-level extrusion force 112c, the leakage current flowing at the instant of signal switching through the two transistors 301c and 302c of the driver 300c is also reduced. Can be reduced.

이는 도 2의 회로 입력단(170b)을 구성하는 두 개의 NMOS 트랜지스터(171b, 172b)에 병렬로 두 개의 NMOS 트랜지스터를 도 3의 입력단(190c)에서와 같이 연결하여 새로 연결된 한 개의 트랜지스터(194c)의 드레인은 음의 로우레벨 출력단(180c)의 출력단자(112c)에 연결하고, 다른 트랜지스터(193c)의 드레인은 양의 로우레벨 출력단(180c)과 단자(111c)에 연결하였다. 이렇게 함으로써 로직레벨의 입력이 로우에서 하이상태로 천이되면 입력단(190c)을 구성하는 NMOS 트랜지스터(191c, 193c)와 NMOS 트랜지스터(192c, 194c)가 병렬로 동작함으로써 로우레벨 출력단자(111c 또는 112c)와 하이레벨 출력단자(107c 또는 108c)의 전압을 하이에서 로우상태로 빠르게 강하시키는 역할을 수행한다. 로우레벨 출력단(180c)에서는 입력단자(105c 또는 106c)에 하이상태의 로직레벨 입력이 인가되면 단자(109c)나 단자(110c)의 전압이 로우상태로 천이되며 이와 동시에 추가된 NMOS 트랜지스터(193c 또는 194c)의 동작에 의하여 단자(111c)이나 단자(112c)가 로우상태로 천이된다. 따라서, 로우레벨 출력단자(111c 또는 112c)가 하이에서 로우상태로 천이되는 시간을 줄일 수 있게 된다. 하이레벨 출력단(30c)에서는 입력단(190c) 트랜지스터가 두 개씩 병렬로 연결되어 있는 상태와 같으므로 하이레벨 출력단자(107c 또는 108c)의 전압이 하이에서 로우상태로 천이되는 시간을 단축할 수 있다. 또한 구동부(300c)의 NMOS 트랜지스터(302c)의 게이트 전압을 도 2에서보다 빨리 로우상태로 천이시킴으로써 구동부(300c)를 통하여 흐르는 누설전류도 줄일 수 있다.This is connected to the two NMOS transistors 171b and 172b constituting the circuit input terminal 170b of FIG. 2 as in the input terminal 190c of FIG. 3 to connect the newly connected one transistor 194c. The drain is connected to the output terminal 112c of the negative low level output terminal 180c, and the drain of the other transistor 193c is connected to the positive low level output terminal 180c and the terminal 111c. In this way, when the logic level input transitions from the low state to the high state, the NMOS transistors 191c and 193c and the NMOS transistors 192c and 194c constituting the input terminal 190c operate in parallel so that the low-level output terminal 111c or 112c is operated. And the voltage of the high level output terminal 107c or 108c is rapidly dropped from the high state to the low state. In the low level output terminal 180c, when a high logic level input is applied to the input terminal 105c or 106c, the voltage of the terminal 109c or the terminal 110c transitions to the low state and at the same time, the NMOS transistor 193c or By the operation of 194c, the terminal 111c or the terminal 112c transitions to the low state. Therefore, it is possible to reduce the time for the low level output terminal 111c or 112c to transition from the high state to the low state. In the high level output terminal 30c, since the transistors of the input terminal 190c are connected to each other in parallel, the time for which the voltage of the high level output terminal 107c or 108c transitions from high to low can be shortened. In addition, by shifting the gate voltage of the NMOS transistor 302c of the driver 300c to a low state faster than in FIG. 2, the leakage current flowing through the driver 300c may be reduced.

도 4는 실시예 2를 수정하여 고안한 실시예 3의 고전압 구동회로의 회로도이다. 도 4를 참조하여 실시예 2를 수정하여 고안한 실시예 3의 고전압 구동회로를 설명한다.FIG. 4 is a circuit diagram of a high voltage driving circuit of Embodiment 3, which is modified from Embodiment 2. FIG. The high voltage driving circuit of Embodiment 3, which is modified from Embodiment 2 with reference to FIG. 4, will be described.

실시예 3에서는 입력단(190c)에 두 개의 NMOS 트랜지스터(193c, 194c)를 삽입하였다. 이렇게 삽입된 두 트랜지스터(193c 또는 194c)의 드레인으로부터 로우레벨 출력단(180c)의 양음의 로우레벨 출력(111c 또는 112c)을 대치할 수도 있다. 이렇게 함으로써 로우레벨 출력단(180c)의 삭제가 가능하며 회로를 좀더 간단화할 수 있다. 실시예 2에서 로우레벨 출력단(180c)을 제거한 회로가 실시예 3이며, 실시예 2와 유사한 동작을 나타낸다. 실시예 3의 회로는 실시예 2의 회로보다 간단하지만 구동부(300d)의 출력(113d)이 스위칭함에 따라서 구동부의 NMOS 트랜지스터(302d)의 드레인-소스 사이의 커패시턴스로 인한 로우레벨 출력단자(112d)에 끼치는 영향이 실시예 2보다 크다. 실시예 3의 회로는 레벨 변환부(200d)를 살펴보면 도 1의 종래의 회로에서 입력단(70a)의 두 NMOS 트랜지스터(71a, 72a)에 두 개의 NMOS 트랜지스터를 추가한 실시예 3의 입력단(190d) 회로가 된다. 이렇게 함으로써 종래회로에서 나타난 동작속도의 저하나 누설전류의 흐름 등의 단점을 개선하였다.In Example 3, two NMOS transistors 193c and 194c are inserted into the input terminal 190c. The positive low level output 111c or 112c of the low level output terminal 180c may be replaced from the drains of the two transistors 193c or 194c thus inserted. This makes it possible to delete the low level output stage 180c and to simplify the circuit further. In the second embodiment, the circuit from which the low level output terminal 180c is removed is the third embodiment, and a similar operation to the second embodiment is shown. The circuit of the third embodiment is simpler than the circuit of the second embodiment, but as the output 113d of the driver 300d switches, the low level output terminal 112d is caused by the capacitance between the drain and the source of the NMOS transistor 302d of the driver. The influence on is larger than that in Example 2. In the circuit of the third embodiment, the level converter 200d shows an input stage 190d of the third embodiment in which two NMOS transistors are added to two NMOS transistors 71a and 72a of the input terminal 70a in the conventional circuit of FIG. It becomes a circuit. By doing so, the disadvantages such as the decrease in the operating speed and the flow of the leakage current shown in the conventional circuit are improved.

상술한 바와 같은 본 발명은 스위칭 속도의 지연으로 발생되는 구동회로 동작속도의 저하나 불필요한 전류의 흐름을 개선하고, 종래회로의 박막형 LDMOS를 사용할 수 있는 장점을 보유하면서 스위칭시 하이상태나 로우상태로 천이되는 시간을줄여 동작속도를 빠르게 하며, 스위칭 순간에 흐르는 누설전류의 흐름을 제거하여 불필요한 전력소모를 감소시키는 데에 그 효과가 있다.As described above, the present invention improves the reduction of the driving circuit operation speed caused by the delay of the switching speed or the unnecessary current flow, and has the advantage of using the thin-film LDMOS of the conventional circuit, while switching to a high state or a low state. It has the effect of reducing unnecessary power consumption by reducing the transition time to speed up the operation speed and eliminating the leakage current flowing at the switching moment.

Claims

A high voltage driving circuit comprising: a level converting means for converting a logic level signal into a signal level at a high voltage; and a high voltage driving means for driving a flat panel display panel through an output high voltage of the level converting means. An input consisting of two NMOS transistors that receive two inverted signals of logic level, whose source is grounded, and each of which receives a positive logic level signal to its gate and outputs it to its drain, respectively, and two NMOS A transistor, each source of the NMOS transistors being grounded, each drain of the NMOS transistors connected to a gate of a counter NMOS transistor, and each drain of the NMOS transistors being a positive and negative low level output terminal; On and off according to the operation of the logic level signal It consists of a low level high voltage output unit for converting to a high level high voltage to output a low level high voltage, and two NMOS transistors, each source of the NMOS transistors being connected to a power source, and each drain of the NMOS transistors being a relative NMOS. Connected to the gate of the transistor, each drain of the NMOS transistors becomes a positive and negative high level output terminal, and is turned on and off according to the operation of the input unit to convert the logic level signal into a high level high voltage to obtain a high level high voltage. A high level high voltage output unit for outputting, a low level clamping unit for adjusting a positive output voltage swing width of the low level high voltage output unit, and a high level for adjusting a positive output voltage swing width of the high level high voltage output unit It consists of a clamping portion consisting of a clamping portion, the high voltage drive means , A high-voltage driver circuit, characterized in that to take the high level, and two high-voltage output of a low level from the level conversion means responsible for driving the load.

The NMOS transistor of claim 1, wherein the input unit comprises two NMOS transistors whose sources are grounded, their gates are respectively connected to the gates of the NMOS transistors, and their drains are respectively connected to the output terminals of the low level high voltage output unit. High voltage drive circuit further comprising.

The high voltage driving circuit according to claim 1 or 2, wherein the low level high voltage output unit is removed, and the input unit serves as the low level high voltage output unit.

The method of claim 1, wherein the clamping unit has its source connected to the high level output unit to maintain the positive output voltage of the high level output unit at an appropriate value, and its gate is connected to the gate of the counterpart PMOS transistor. Connected to and received a first external voltage, the drain of the two PMOS transistors being respectively connected to the input portion, and the source voltages of the two PMOS transistors so as not to fall below the gate voltage connected to the first external voltage. Two diodes whose anode is connected to the gate and whose cathode is connected to the source, and their sources are respectively connected to the low level output and their own to maintain the positive output voltage of the low level output at an appropriate value. The gate of is connected to the gate of the counter NMOS transistor and receives a second external voltage, Two NMOS transistors whose drains are respectively connected to the drains of the PMOS transistors, and their anodes are connected to the source and their cathodes so that the source voltages of the two NMOS transistors do not rise above the gate voltage connected to the second external voltage. A high voltage driving circuit comprising two diodes connected to a gate.

The PMOS transistor according to claim 1, wherein the high voltage driving means includes: a PMOS transistor whose source is connected to a power source, a high level output of the level converting means is input to its gate, and its drain is an output terminal; And an NMOS transistor having its grounded and the low level output of the level converting means input to its gate and whose drain is connected to the drain of the PMOS transistor.