KR100266630B1 - Cache memory control circuit for microprocessor - Google Patents

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KR100266630B1
KR100266630B1 KR1019970050444A KR19970050444A KR100266630B1 KR 100266630 B1 KR100266630 B1 KR 100266630B1 KR 1019970050444 A KR1019970050444 A KR 1019970050444A KR 19970050444 A KR19970050444 A KR 19970050444A KR 100266630 B1 KR100266630 B1 KR 100266630B1
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고남곤
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김영환
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    • G—PHYSICS
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller

Abstract

PURPOSE: A circuit for controlling a cash memory of a microprocessor is provided to use a cash memory even with a built RAM as adding a multiplexer and switching a connection path of an address and a control signal inputted to a cash memory. CONSTITUTION: The circuit includes a register(201) storing a CPU address, a cash memory(202), a comparator(203), a cash controller(204) and first and second signal selecting portions(205,206). The comparator outputs a hit signal when a storing address of the cash memory is identical to an address in the register coincides. The cash controller outputs a signal for controlling the operation of the cash memory when the hit signal is outputted from the comparator. The first signal selecting portion, which is a multiplexer(205), selects one of a CPU address and an external address according to a signal(SEL) for selecting the operation of the cash or the built RAM and transmits to the cash memory. The second signal selecting portion, which is a multiplexer(206), selects one of a control signal in the cash controller and an external control signal according to the selecting signal(SEL) and transmits the selected one to the cash memory.

Description

마이크로 프로세서의 캐쉬 메모리 제어 회로Cache Memory Control Circuit of Microprocessor

본 발명은 마이크로 프로세서 내장 캐쉬 메모리에 관한 것으로 특히, 내장된 캐쉬 메모리를 필요에 따라 캐쉬 메모리 또는 내장 메모리로 절환시키도록 한 마이크로 프로세서의 캐쉬 메모리 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to microprocessor embedded cache memory, and more particularly, to a cache memory control circuit of a microprocessor for converting an embedded cache memory into a cache memory or an internal memory as necessary.

도1 은 종래의 캐쉬 메모리 제어 회로의 일실시예를 보인 블럭도로서 이에 도시된 바와 같이, 씨피유 어드레스를 저장하는 레지스터(101)와, 이 레지스터(101)에서의 하위 어드레스가 지정하는 영역에 데이터를 저장 또는 그 영역의 데이터를 출력하도록 태그 램(102a)과 데이터 램(102b)으로 이루어진 캐쉬 메모리(102)와, 이 캐쉬 메모리(102)의 태그 램(102a)의 내용과 상기 레지스터(101)에서의 상위 어드레스가 일치하는지를 비교하여 일치하는 경우 히트신호(hit)를 출력하는 비교기(103)와, 이 비교기(103)의 출력신호(hit)가 인에이블된 경우 상기 캐쉬 메모리(102)를 제어하기 위한 신호를 출력하는 캐쉬 제어기(104)로 구성된다.Fig. 1 is a block diagram showing an embodiment of a conventional cache memory control circuit, as shown therein, in which a register 101 for storing a CPI address and data in an area designated by a lower address in the register 101 are shown. A cache memory 102 comprising a tag RAM 102a and a data RAM 102b for storing or outputting data of an area thereof, the contents of the tag RAM 102a of the cache memory 102, and the register 101. The comparator 103 outputs a hit signal hit when the upper addresses in E are identical, and the cache memory 102 is controlled when the output signal hit of the comparator 103 is enabled. It consists of a cache controller 104 for outputting a signal for.

이와같은 종래의 일실시예에 대한 동작 과정을 설명하면 다음과 같다.Referring to the operation of the conventional embodiment as described above are as follows.

이러한 구성의 종래의 일실시예는 직접 사상(Direct Mapped) 방식의 캐쉬 구조이다.One conventional embodiment of such a configuration is a direct mapped cache structure.

먼저, 씨피유(CPU)로부터의 어드레스가 레지스터(101)에 저장되면 그 하위 어드레스는 캐쉬 메모리(102)를 구성하는 태그 램(102a)과 데이터 램(102b)의 라인을 선택하게 된다.First, when an address from the CPU is stored in the register 101, the lower address selects the lines of the tag RAM 102a and the data RAM 102b constituting the cache memory 102.

이때, 비교기(103)는 하위 어드레스에 의해 선택된 라인의 태그 램(102a)의 내용을 레지스터(101)에 저장된 상위 어드레스와 일치하는지 비교하며 그 비교 결과가 일치하는 경우 상기 비교기(103)는 히트 신호(hit)를 캐쉬 제어기(104)에 출력하게 된다.At this time, the comparator 103 compares the contents of the tag RAM 102a of the line selected by the lower address with the upper address stored in the register 101. If the comparison result is identical, the comparator 103 is a hit signal. (hit) is output to the cache controller 104.

이에 따라, 캐쉬 제어기(104)는 히트 신호(hit)가 입력된 경우 캐쉬 메모리(102)를 제어하여 해당 라인의 데이터 램(102b)의 데이터를 데이터 버스를 통해 씨피유(CPU)로 전송시키게 된다.Accordingly, when the hit signal hit is input, the cache controller 104 controls the cache memory 102 to transmit data of the data RAM 102b of the corresponding line to the CPU through the data bus.

또한, 도2 는 종래의 다른 실시예를 보인 블럭도로서 이에 도시된 바와 같이, 씨피유 어드레스를 저장하는 레지스터(111)와, 이 레지스터(111)에서의 하위 어드레스가 지정하는 영역에 데이터를 저장 또는 그 영역의 데이터를 출력하도록 태그 램과 데이터 램(112a,112b)(113a,113b)로 각기 이루어진 캐쉬 메모리(112)(113)와, 상기 캐쉬 메모리(112)의 태그 램(112a)의 내용과 상기 레지스터(111)에서의 상위 어드레스가 일치하는지를 비교하여 일치하는 경우 히트신호(hit1)를 출력하는 비교기(114)와, 상기 캐쉬 메모리(113)의 태그 램(113a)의 내용과 상기 레지스터(111)에서의 상위 어드레스가 일치하는지를 비교하여 일치하는 경우 히트신호(hit2)를 출력하는 비교기(115)와, 상기 캐쉬 메모리(112 또는 113)와 데이터 버스를 접속시키는 멀티플렉서(116)와, 상기 비교기(103)의 출력신호(hit1 또는 hit2)가 인에이블된 경우 상기 멀티플렉서(116)를 절환하여 캐쉬 메모리(112 또는 113)을 선택시키고 상기 캐쉬 메모리(112 또는 113)를 제어하기 위한 신호를 출력하는 캐쉬 제어기(117)로 구성된다.Fig. 2 is a block diagram showing another conventional embodiment, and as shown therein, a register 111 for storing a CPI address and data stored or stored in an area designated by a lower address in the register 111. Cache memory 112 and 113 formed of tag RAMs and data RAMs 112a and 112b and 113a and 113b to output data of the area, and contents of tag RAM 112a of the cache memory 112, A comparator 114 which outputs a hit signal hit1 when the upper addresses in the register 111 match and compare the same, and the contents of the tag RAM 113a of the cache memory 113 and the register 111. A comparator 115 for outputting a hit signal hit2, a multiplexer 116 for connecting the cache memory 112 or 113 to a data bus, and the comparator Output of 103) When the call hit1 or hit2 is enabled, the cache controller 117 switches the multiplexer 116 to select the cache memory 112 or 113 and outputs a signal for controlling the cache memory 112 or 113. It consists of.

이와같은 종래의 다른 실시예의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the other conventional embodiment as follows.

이러한 구성의 종래 다른 실시예는 이중 세트 연합(Dual-Set Associative) 방식의 캐쉬 구조로서 도1 과 같은 종래 일실시예인 직접 사상 방식의 구조가 이중으로 있는 구조이다.Another conventional embodiment of such a configuration is a dual-set associative cache structure having a structure of a direct mapping method, which is a conventional embodiment as shown in FIG.

먼저, 씨피유(CPU)로부터의 어드레스가 레지스터(111)에 저장되면 하위 어드레스는 각각의 캐쉬 메모리(112)(113)의 태그 램과 데이터 램(112a,112b)(113a,113b)의 라인을 선택하게 된다.First, when the address from the CPU is stored in the register 111, the lower address selects the lines of the tag RAM and the data RAM 112a, 112b, 113a, and 113b of each of the cache memories 112 and 113, respectively. Done.

이때, 비교기(114)(115)는 각기 태그 램(112a)(113a)의 내용과 레지스터(111)에서의 상위 어드레스가 일치하는지 동시에 비교하게 되며 그 비교 결과가 일치하는 경우 상기 비교기(114)(115)는 각기 히트신호(hit1)(hit2)를 캐쉬 제어기(117)에 출력하게 된다.At this time, the comparators 114 and 115 respectively compare the contents of the tag RAMs 112a and 113a with the upper address in the register 111 at the same time, and if the comparison results match, the comparator 114 ( 115 outputs hit signals hit1 and hit2 to cache controller 117, respectively.

이에 따라, 캐쉬 제어기(117)는 히트신호(hit1)(hit2)를 점검하여 캐쉬 메모리(112 또는 113)의 데이터 램(112b 또는 113b)의 해당 라인의 데이터를 씨피유(CPU)로 전송하도록 멀티플렉서(116)를 절환시킴과 동시에 상기 캐쉬 메모리(112 또는 113)을 제어하게 된다.Accordingly, the cache controller 117 checks the hit signal hit1 hit2 and transmits the data of the corresponding line of the data RAM 112b or 113b of the cache memory 112 or 113 to the CPU. Switching 116 and controlling the cache memory 112 or 113 at the same time.

한편, 도3 은 종래의 또 다른 실시예를 보인 블럭도로서 이에 도시된 바와 같이, 씨피유 어드레스를 저장하는 레지스터(121)와, 데이터를 저장하도록 태그 램(122a)과 데이터 램(122b)으로 이루어진 캐쉬 메모리(122)와, 이 캐쉬 메모리(122)의 태그 램(122a)의 모든 내용과 상기 레지스터(121)에서의 모든 어드레스를 비교하여 일치하는 어드레스가 있는 경우 경우 히트신호(hit)를 출력하는 비교기(123)와, 이 비교기(123)의 비교 결과가 일치하는 상기 캐쉬 메모리(122)의 해당 라인의 데이터를 선택하는 멀티플렉서(125)와, 상기 비교기(123)의 출력신호(hit)가 인에이블된 경우 상기 캐쉬 메모리(122)를 제어하기 위한 신호를 출력하고 동시에 상기 캐쉬 메모리(122)에서 선택된 해당 라인의 데이터를 출력하도록 상기 멀티플렉서(125)를 제어하는 캐쉬 제어기(124)로 구성된다.3 is a block diagram showing another conventional embodiment, and as shown therein, a register 121 for storing a CPI address, and a tag RAM 122a and a data RAM 122b for storing data. The cache memory 122 compares all contents of the tag RAM 122a of the cache memory 122 with all addresses in the register 121 and outputs a hit signal when there is a matching address. The multiplexer 125 for selecting data of the corresponding line of the cache memory 122 where the comparator 123, the comparison result of the comparator 123 matches, and the output signal hit of the comparator 123 are When enabled, the cache controller 124 controls the multiplexer 125 to output a signal for controlling the cache memory 122 and to simultaneously output data of a corresponding line selected from the cache memory 122.

이와같은 종래의 또 다른 실시예의 동작 과정을 설명하면 다음과 같다.Referring to the operation of another conventional embodiment as described above is as follows.

이러한 구성의 종래의 또 다른 실시예는 전세트 연합(Set Associative) 방식의 캐쉬 구조이다.Another conventional embodiment of this configuration is a cache structure of a set associative method.

먼저, 씨피유(CPU)로부터 모든 어드레스가 레지스터(121)에 저장되면 비교기(123)는 캐쉬 메모리(122)의 태그 램(122a)의 모든 내용과 상기 레지스터(121)에 저장된 모든 어드레스를 비교하게 된다.First, when all addresses are stored in the register 121 from the CPU, the comparator 123 compares all contents of the tag RAM 122a of the cache memory 122 with all addresses stored in the register 121. .

이때, 비교기(121)는 비교 결과가 일치하는 어드레스가 있으면 히트신호(hit)를 캐쉬 제어기(124)에 출력하게 된다.At this time, the comparator 121 outputs a hit signal hit to the cache controller 124 when there is an address having a matching result.

이에 따라, 캐쉬 제어기(124)는 캐쉬 메모리(122)의 데이터 램(122b)의 라인중 비교 결과가 일치하는 라인을 선택하도록 멀티플렉서(125)를 절환시키며 동시에 상기 데이터 램(122b)의 해당 라인의 데이터를 씨피유(CPU)로 전송하도록 상기 캐쉬 메모리(122)를 제어하게 된다.Accordingly, the cache controller 124 switches the multiplexer 125 to select a line that matches the comparison result among the lines of the data RAM 122b of the cache memory 122 and simultaneously the corresponding line of the data RAM 122b. The cache memory 122 is controlled to transmit data to the CPU.

그러나, 이러한 종래의 기술은 캐쉬 용량에 따라 차이는 있으나 마이크로 프로세서에 내장하는 경우 설계 면적의 반 이상을 차지하며 사용자가 캐쉬를 필요로 하지 않더라도 설계 면적을 차지하는 단점이 있다.However, this conventional technology has a disadvantage in that it occupies more than half of the design area when embedded in the microprocessor, but occupies the design area even if the user does not need the cache, although there are differences depending on the cache capacity.

또한, 종래 기술은 캐쉬 램을 캐쉬 기능 이외의 다른 용도로 사용할 수 없는 단점이 있다.In addition, the prior art has a disadvantage that the cache RAM can not be used for other purposes than the cache function.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 멀티플렉서를 부가하여 캐쉬 메모리에 입력되는 어드레스 및 제어신호의 접속 경로를 절환시킴으로써 캐쉬 메모리를 내장 램으로도 사용 가능하도록 창안한 마이크로 프로세서의 캐쉬 메모리 제어 회로를 제공함에 목적이 있다.Accordingly, the present invention provides a cache memory control circuit of a microprocessor in which the cache memory can be used as an internal RAM by switching a connection path between an address and a control signal input to the cache memory to add a multiplexer to solve the conventional problem. The purpose is to provide.

도 1은 종래의 일실시예를 보인 블럭도.1 is a block diagram showing a conventional embodiment.

도 2는 종래의 다른 실시예를 보인 블럭도.Figure 2 is a block diagram showing another conventional embodiment.

도 3은 종래의 또 다른 실시예를 보인 블럭도.Figure 3 is a block diagram showing another conventional embodiment.

도 4는 본 발명의 일실시예를 보인 블럭도.Figure 4 is a block diagram showing an embodiment of the present invention.

도 5는 본 발명의 다른 실시예를 보인 블럭도.Figure 5 is a block diagram showing another embodiment of the present invention.

도 6은 본 발명의 또 다른 실시예를 보인 블럭도.Figure 6 is a block diagram showing another embodiment of the present invention.

* 도면의 주요부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

201,208,211,216,221,226 : 레지스터201,208,211,216,221,226: register

202,212,213,222 : 캐쉬 메모리 203,214a,214b,223 : 비교기202,212,213,222 Cache memory 203,214a, 214b, 223 Comparator

204,215,224 : 캐쉬 제어기204,215,224: Cache Controller

205,206,218a,218b,219a,219b,228a,228b : 멀티플렉서205,206,218a, 218b, 219a, 219b, 228a, 228b: Multiplexer

207,217,227 : 제어신호 입력부 218,219,228 : 멀티플렉서부207,217,227: control signal input section 218,219,228 multiplexer section

본 발명은 상기의 목적을 달성하기 위하여 태그 램과 데이터 램으로 이루어진 캐쉬 메모리를 구비한 마이크로 프로세서에 있어서, 씨피유 어드레스와 외부에서의 어드레스중 하나를 선택하여 상기 캐쉬 메모리에 전송하는 제1 멀티플렉서부와, 캐쉬 제어기와 제어 버스로부터의 리드/라이트신호중 하나를 선택하여 상기 캐쉬 메모리에 전송하는 제2 멀티플렉서부를 포함하여 구성하여 필요에 따라 상기 캐쉬 메모리를 내장 램으로 동작시키도록 함을 특징으로 한다.In order to achieve the above object, the present invention provides a microprocessor including a cache memory including a tag RAM and a data RAM, comprising: a first multiplexer unit for selecting one of a CPI address and an external address and transmitting the selected multiplexer unit to the cache memory; And a second multiplexer unit which selects one of the read / write signals from the cache controller and the control bus and transmits the read / write signal to the cache memory to operate the cache memory as an internal RAM as necessary.

상기와 같은 구성의 본 발명은 내장 램 동작시 외부에서의 리드 신호 및 라이트 신호를 입력시키기 위한 제어신호 입력부를 포함하여 구성함을 특징으로 한다.The present invention having the above configuration is characterized by including a control signal input unit for inputting the read signal and the write signal from the outside during the operation of the internal RAM.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도4 는 본 발명의 일실시예를 보인 블록도로서 이에 도시한 바와 같이, 씨피유 어드레스를 저장하는 레지스터(201)와, 데이터를 저장하도록 태그 램(202a)과 데이터 램(202b)으로 이루어진 캐쉬 메모리(202)와, 상기 태그 램(202a)의 내용과 상기 레지스터(201)에서의 상위 어드레스가 일치하는지를 비교하여 일치하는 경우 히트신호(hit)를 출력하는 비교기(203)와, 이 비교기(103)의 출력신호(hit)가 인에이블된 경우 상기 캐쉬 메모리(102)를 제어하기 위한 신호(

Figure 1019970050444_B1_M0001
또는
Figure 1019970050444_B1_M0002
)를 출력하는 캐쉬 제어기(204)와, 외부에서의 어드레스를 저장하는 레지스터(208)와, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 인에이블되면 외부에서의 리드신호(
Figure 1019970050444_B1_M0004
) 또는 라이트신호(
Figure 1019970050444_B1_M0005
)를 입력시키도록 오아게이트(OR1)(OR2)로 이루어진 제어신호 입력부(207)와, 선택신호(SEL)에 따라 상기 레지스터(208)의 외부 어드레스와 상기 레지스터(201)에서의 하위 어드레스중 하나를 선택하여 상기 태그 램(202a)에 출력하는 멀티플렉서(205)와, 선택신호(SEL)에 따라 상기 캐쉬 제어기(204)에서의 출력신호(
Figure 1019970050444_B1_M0001
또는
Figure 1019970050444_B1_M0002
)와 상기 제어신호 입력부(207)에서의 출력신호(
Figure 1019970050444_B1_M0004
또는
Figure 1019970050444_B1_M0005
)중 하나를 선택하여 상기 캐쉬 메모리(202)에 출력하는 멀티플렉서(206)로 구성한다.4 is a block diagram showing an embodiment of the present invention. As shown therein, a cache memory including a register 201 for storing a CPI address and a tag RAM 202a and a data RAM 202b for storing data. 202, a comparator 203 for comparing the contents of the tag RAM 202a with an upper address in the register 201 and outputting a hit signal when the match is identical, and the comparator 103 Signal for controlling the cache memory 102 when the output signal hit of the
Figure 1019970050444_B1_M0001
 or
Figure 1019970050444_B1_M0002
 ) Cache controller 204 for outputting a register, a register 208 for storing an external address, and a chip select signal (
Figure 1019970050444_B1_M0003
 When is enabled, the external lead signal (
Figure 1019970050444_B1_M0004
 ) Or light signal (
Figure 1019970050444_B1_M0005
 ) Is a control signal input unit 207 consisting of an OR gate OR1 (OR2) and one of an external address of the register 208 and a lower address in the register 201 according to a selection signal SEL. Selects and outputs the multiplexer 205 to the tag RAM 202a and the output signal from the cache controller 204 according to the selection signal SEL.
Figure 1019970050444_B1_M0001
 or
Figure 1019970050444_B1_M0002
 ) And an output signal from the control signal input unit 207
Figure 1019970050444_B1_M0004
 or
Figure 1019970050444_B1_M0005
 The multiplexer 206 is selected to output one to the cache memory 202.

이와같이 구성한 본 발명의 일실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effects of the embodiment of the present invention configured as described above are as follows.

먼저, 선택신호(SEL)에 의해 멀티플렉서(205)가 레지스터(201)로 절환되고 멀티플렉서(206)가 캐쉬 제어기(204)로 절환된 경우 도1 의 종래의 일실시예와 동일한 구성이 되어 캐시 메모리로 사용되어진다.First, when the multiplexer 205 is switched to the register 201 and the multiplexer 206 is switched to the cache controller 204 by the selection signal SEL, the cache memory is the same as the conventional embodiment of FIG. Used as

이때, 칩선택신호(

Figure 1019970050444_B1_M0003
)는 고전위 상태를 유지하게 된다.At this time, the chip select signal (
Figure 1019970050444_B1_M0003
 ) Maintains a high potential.

만일, 캐쉬 메모리(202)를 내장 램으로 사용하려는 경우 선택신호(SEL)에 의해 멀티플렉서(205)가 레지스터(208)로 절환되고 멀티플렉서(206)가 제어신호 입력부(207)로 절환됨으로 레지스터(201)와 캐쉬 제어기(204)는 상기 캐쉬 메모리(202)와의 연결이 끊어지게 된다.If the cache memory 202 is to be used as an internal RAM, the multiplexer 205 is switched to the register 208 by the selection signal SEL, and the multiplexer 206 is switched to the control signal input unit 207 by the selection signal SEL. ) And the cache controller 204 are disconnected from the cache memory 202.

이때, 칩선택신호(

Figure 1019970050444_B1_M0003
)가 저전위로 인에이블되어 외부에서의 리드신호(
Figure 1019970050444_B1_M0021
) 또는 라이트신호(
Figure 1019970050444_B1_M0022
)가 제어신호 입력부(207), 멀티플렉서(206)를 통해 내장 램으로 동작하는 캐쉬 메모리(202)에 입력 가능하게 된다.At this time, the chip select signal (
Figure 1019970050444_B1_M0003
 ) Is enabled at low potential so that the lead signal (
Figure 1019970050444_B1_M0021
 ) Or light signal (
Figure 1019970050444_B1_M0022
 ) Can be input to the cache memory 202 operating as an embedded RAM through the control signal input unit 207 and the multiplexer 206.

이 후, 외부에서의 어드레스는 멀티플렉서(205)를 통해 내장 램으로 동작하는 캐쉬 메모리(202)의 태그 램(202a)에 저장되고 외부에서의 리드신호(

Figure 1019970050444_B1_M0021
) 또는 라이트신호(
Figure 1019970050444_B1_M0022
)는 제어신호 입력부(207)의 오아게이트(OR1 또는 OR2)를 통해 멀티플렉서(206)에 전송되어 상기 캐쉬 메모리(202)에 전송되어진다.Thereafter, the external address is stored in the tag RAM 202a of the cache memory 202 operating as the internal RAM through the multiplexer 205 and the external read signal (
Figure 1019970050444_B1_M0021
 ) Or light signal (
Figure 1019970050444_B1_M0022
 ) Is transmitted to the multiplexer 206 through the OR gate OR1 or OR2 of the control signal input unit 207 to the cache memory 202.

따라서, 내장 램으로 동작하는 캐쉬 메모리(202)는 태그 램(202a)에 저장된 어드레스에 해당되는 데이터 램(202b)의 영역에 데이터가 쓰여지거나 또는 그 영역의 데이터가 읽혀지게 된다.Accordingly, in the cache memory 202 operating as the embedded RAM, data is written to or read from the area of the data RAM 202b corresponding to the address stored in the tag RAM 202a.

또한, 본 발명의 다른 실시예를 보인 블럭도로서 이에 도시한 바와 같이, 씨피유 어드레스를 저장하는 레지스터(211)와, 데이터를 저장하도록 태그 램과 데이터 램(212a,212b)(213a,213b)으로 각기 이루어진 캐쉬 메모리(212)(213)와, 상기 태그 램(212a)(213a)의 내용과 상기 레지스터(211)에서의 상위 어드레스가 일치하는지를 비교하여 일치하는 경우 히트신호(hit1)(hit2)를 각기 출력하는 비교기(214a) (214b)와, 상기 비교기(214a 또는 214b)의 출력신호(hit1 또는 hit2)가 인에이블된 경우 상기 캐쉬 메모리(212 또는 213)를 제어하기 위한 리드/라이트신호(

Figure 1019970050444_B1_M0025
/
Figure 1019970050444_B1_M0026
또는
Figure 1019970050444_B1_M0027
/
Figure 1019970050444_B1_M0028
)를 출력하는 캐쉬 제어기(215)와, 외부에서의 어드레스를 저장하는 레지스터(216)와, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 인에이블되면 외부에서의 리드신호(
Figure 1019970050444_B1_M0030
) 또는 라이트신호(
Figure 1019970050444_B1_M0031
)를 입력시키는 제어신호 입력부(217)와, 선택신호(SEL)에 따라 상기 레지스터(216)의 외부 어드레스와 상기 레지스터(211)에서의 하위 어드레스중 하나를 선택하여 상기 태그 램(212a)(213a)에 출력하는 멀티플렉서부(218)와, 선택신호(SEL)에 따라 상기 캐쉬 제어기(215)에서의 출력신호(
Figure 1019970050444_B1_M0025
/
Figure 1019970050444_B1_M0026
또는
Figure 1019970050444_B1_M0027
/
Figure 1019970050444_B1_M0035
)와 상기 제어신호 입력부(207)에서의 출력신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)중 하나를 선택하여 상기 캐쉬 메모리(212 또는 213)에 출력하는 멀티플렉서부(219)로 구성한다.In addition, as shown in the block diagram showing another embodiment of the present invention, a register 211 for storing a CPI address, and a tag RAM and data RAM 212a, 212b (213a, 213b) to store data. Compares the contents of the caches 212 and 213 and the contents of the tag RAMs 212a and 213a with the upper addresses in the register 211 to match the hit signals hit1 and hit2. Read / write signals for controlling the cache memory 212 or 213 when the comparators 214a and 214b respectively output and the output signals hit1 or hit2 of the comparators 214a and 214b are enabled.
Figure 1019970050444_B1_M0025
 Of
Figure 1019970050444_B1_M0026
 or
Figure 1019970050444_B1_M0027
 Of
Figure 1019970050444_B1_M0028
 ) Cache controller 215 for outputting a register, a register 216 for storing an external address, and a chip select signal (
Figure 1019970050444_B1_M0003
 When is enabled, the external lead signal (
Figure 1019970050444_B1_M0030
 ) Or light signal (
Figure 1019970050444_B1_M0031
 ) Is selected by the control signal input unit 217 and one of an external address of the register 216 and a lower address in the register 211 according to a selection signal SEL. The output signal from the cache controller 215 according to the multiplexer unit 218 and the selection signal SEL
Figure 1019970050444_B1_M0025
 Of
Figure 1019970050444_B1_M0026
 or
Figure 1019970050444_B1_M0027
 Of
Figure 1019970050444_B1_M0035
 ) And an output signal from the control signal input unit 207
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 The multiplexer unit 219 selects one of the multiplexers and outputs it to the cache memory 212 or 213.

상기 멀티플렉서부(218)(219)는 멀티플렉서(218a,218b)(219a,219b)로 각기 구성한다.The multiplexer portions 218 and 219 are each composed of multiplexers 218a and 218b and 219a and 219b.

상기 제어신호 입력부(217)는 레지스터(216)의 최상위 비트를 반전하는 인버터(IN1)와, 상기 레지스터(216)의 최상위 비트와 칩선택신호(

Figure 1019970050444_B1_M0003
)를 논리합하는 오아게이트(OR11)와, 칩선택신호(
Figure 1019970050444_B1_M0003
)와 상기 인버터(IN1)의 출력신호를 논리합하는 오아게이트(OR12)와, 상기 오아게이트(OR11)의 출력신호가 로우로 인에이블되면 외부의 리드신호(
Figure 1019970050444_B1_M0030
)를 입력시키는 오아게이트(OR13)와, 상기 오아게이트(OR11)의 출력신호가 로우로 인에이블되면 외부의 라이트신호(
Figure 1019970050444_B1_M0031
)를 입력시키는 오아게이트(OR14)와, 상기 오아게이트(OR12)의 출력신호가 로우로 인에이블되면 외부의 리드신호(
Figure 1019970050444_B1_M0030
)를 입력시키는 오아게이트(OR15)와, 상기 오아게이트(OR12)의 출력신호가 로우로 인에이블되면 외부의 라이트신호(
Figure 1019970050444_B1_M0031
)를 입력시키는 오아게이트(OR16)으로 구성한다.The control signal input unit 217 includes an inverter IN1 for inverting the most significant bit of the register 216, the most significant bit of the register 216, and a chip select signal (
Figure 1019970050444_B1_M0003
 ) And the OR gate OR11 for ORing together, and the chip select signal (
Figure 1019970050444_B1_M0003
 ) And the OR gate OR12 for ORing the output signal of the inverter IN1 and the output signal of the OR gate OR11 to the low level enable an external read signal (
Figure 1019970050444_B1_M0030
 ) Is input to the OR gate OR13 and the output signal of the OR gate OR11 is enabled when the external write signal (
Figure 1019970050444_B1_M0031
 ) Is input to the OR gate OR14 and the output signal of the OR gate OR12 is low, the external read signal (
Figure 1019970050444_B1_M0030
 ) Is input to the OR gate OR15 and the output signal of the OR gate OR12 is enabled low, the external write signal (
Figure 1019970050444_B1_M0031
 ) Is composed of an OR gate OR16 for inputting.

이와같이 구성한 본 발명의 다른 실시예의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the other embodiment of the present invention configured as described above are as follows.

본 발명의 다른 실시예를 도5 를 참조하여 설명하면, 선택신호(SEL)에 의해 멀티플렉서부(218)의 멀티플렉서(218a,218b)가 절환되어 레지스터(211)의 하위 어드레스가 캐쉬 메모리(212)(213)의 태그 램(212a)(213a)으로 인가되고 멀티플렉서부(219)의 멀티플렉서(219a,219b)가 절환되어 캐쉬 제어기(215)에서의 출력신호(

Figure 1019970050444_B1_M0025
/
Figure 1019970050444_B1_M0026
)(
Figure 1019970050444_B1_M0027
/
Figure 1019970050444_B1_M0035
)를 상기 캐쉬 메모리(212)(213)로 인가하게 된다.Another embodiment of the present invention will be described with reference to FIG. 5. The multiplexers 218a and 218b of the multiplexer unit 218 are switched by the selection signal SEL so that the lower address of the register 211 is cache memory 212. Is applied to the tag RAMs 212a and 213a of the 213 and the multiplexers 219a and 219b of the multiplexer 219 are switched to output signals from the cache controller 215.
Figure 1019970050444_B1_M0025
 Of
Figure 1019970050444_B1_M0026
 ) (
Figure 1019970050444_B1_M0027
 Of
Figure 1019970050444_B1_M0035
 ) Is applied to the cache memories 212 and 213.

따라서, 본 발명의 다른 실시예는 도2 의 종래의 다른 실시예와 동일한 구조로 되어 캐쉬 메모리(212)(213)는 캐쉬 동작을 실행하게 된다.Accordingly, another embodiment of the present invention has the same structure as the other conventional embodiment of FIG. 2 so that the cache memories 212 and 213 execute a cache operation.

만일, 선택신호(SEL)에 의해 멀티플렉서부(218)의 멀티플렉서(218a,218b)가 절환되어 레지스터(216)가 캐쉬 메모리(212)(213)의 태그 램(212a)(213a)에 접속되고 멀티플렉서부(219)의 멀티플렉서(219a,219b)가 절환되어 제어신호 입력부(217)가 상기 캐쉬 메모리(212)(213)에 접속되어 상기 캐쉬 메모리(212)(213)가 내장 램으로 동작하게 된다.If the multiplexers 218a and 218b of the multiplexer section 218 are switched by the selection signal SEL, the register 216 is connected to the tag RAMs 212a and 213a of the cache memories 212 and 213. The multiplexers 219a and 219b of the unit 219 are switched so that the control signal input unit 217 is connected to the cache memories 212 and 213 so that the cache memories 212 and 213 operate as an internal RAM.

이때, 레지스터(216)에 저장된 외부에서의 어드레스는 멀티플렉서부(218)의 멀티플렉서(218a)(218b)를 통해 캐쉬 메모리(212)(213)의 태그 램(212a)(213a)에 저장되며 제어신호 입력부(217)는 칩선택신호(

Figure 1019970050444_B1_M0003
)가 저전위로 인에이블되면 상기 레지스터(216)에 저장된 어드레스의 최상위 비트에 의해 외부의 제어신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)를 입력시키게 된다.At this time, the external address stored in the register 216 is stored in the tag RAMs 212a and 213a of the cache memories 212 and 213 through the multiplexers 218a and 218b of the multiplexer unit 218 and a control signal. The input unit 217 is a chip select signal (
Figure 1019970050444_B1_M0003
 ) Is enabled at the low potential, the external control signal (B) by the most significant bit of the address stored in the register 216.
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 ) Will be entered.

즉, 제어신호 입력부(217)는 레지스터(216)에 저장된 어드레스의 최상위 비트가 저전위인 경우를 예를 들면, 그 저전위 신호가 인버터(IN1)에서 고전위로 반전되어 오아게이트(OR12)를 통해 오아게이트(OR15)(OR16)에 인가되므로 외부의 제어신호(

Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)가 캐쉬 메모리(213)으로 전송되지 못하며 상기 저전위인 외부 어드레스의 최상위비트가 일측 입력단자에 인가된 오아게이트(OR11)를 통해 칩선택신호(
Figure 1019970050444_B1_M0003
)가 오아게이트(OR13)(OR14)에 인가되므로 외부의 제어신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)가 멀티플렉서부(219)의 멀티플렉서(219a)를 통해 캐쉬 메모리(212)에 전송되어진다.That is, the control signal input unit 217 is a case where the most significant bit of the address stored in the register 216 is a low potential. For example, the low potential signal is inverted to a high potential in the inverter IN1, and is output through the OR gate OR12. It is applied to the gate OR15 (OR16) so that the external control signal (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 ) Is not transmitted to the cache memory 213, and the chip select signal () is transmitted through the OR gate OR11 applied with the most significant bit of the low potential external address applied to one input terminal.
Figure 1019970050444_B1_M0003
 ) Is applied to the OR gate OR13 (OR14) so that the external control signal (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 ) Is transmitted to the cache memory 212 through the multiplexer 219a of the multiplexer unit 219.

이에 따라, 캐쉬 메모리(212)는 레지스터(216)에 저장된 어드레스가 지정하는 영역에 대하여 데이터의 쓰기 또는 읽기 동작이 수행되므로 내장 램으로 동작하게 된다.Accordingly, the cache memory 212 operates as an embedded RAM because a data write or read operation is performed on a region designated by an address stored in the register 216.

상기에서 레지스터(216)에 저장된 어드레스의 최상위 비트가 고전위인 경우 오아게이트(OR15)(OR16)가 외부의 제어신호(

Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)를 입력시키게 됨으로 캐쉬 메모리(213)가 내장 램으로 동작하게 된다.In the case where the most significant bit of the address stored in the register 216 has a high potential, the OR gate OR15 or OR16 generates an external control signal (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 By inputting), the cache memory 213 operates as an internal RAM.

한편, 도6 은 본 발명의 또 다른 실시예를 보인 블럭도로서 이에 도시한 바와 같이, 씨피유 어드레스를 저장하는 레지스터(221)와, 데이터를 저장하도록 태그 램(222a)과 데이터 램(222b)으로 이루어진 캐쉬 메모리(222)와, 상기 태그 램(222a)의 모든 내용과 상기 레지스터(221)에서의 모든 어드레스를 비교하여 일치하는 어드레스가 있는 경우 경우 히트신호(hit)를 출력하는 비교기(223)와, 이 비교기(223)의 출력신호(hit)가 인에이블된 경우 상기 캐쉬 메모리(222)를 제어하기 위한 리드/라이트신호(

Figure 1019970050444_B1_M0001
/
Figure 1019970050444_B1_M0002
) 및 라인선택신호(LS)를 출력하는 캐쉬 제어기(224)와, 상기 캐쉬 메모리(222)에서 선택된 라인의 데이터를 데이터 버스로 전송하는 멀티플렉서(225)와, 외부의 어드레스를 저장하는 레지스터(226)와, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 저전위로 인에이블된 경우 외부의 제어신호(
Figure 1019970050444_B1_M0004
/
Figure 1019970050444_B1_M0005
)를 입력시키도록 오아게이트(OR17)(OR18)로 이루어진 제어신호 입력부(227)와, 선택신호(SEL)에 따라 상기 캐쉬 제어기(224)에서의 제어신호(
Figure 1019970050444_B1_M0001
/
Figure 1019970050444_B1_M0002
) 또는 상기 제어신호 입력부(227)에서의 제어신호(
Figure 1019970050444_B1_M0004
/
Figure 1019970050444_B1_M0005
)를 선택하여 상기 캐쉬 메모리(222)에 전송하고 동시에 상기 캐쉬 제어기(224)에서의 라인선택신호(LS) 또는 상기 레지스터(226)에서의 어드레스를 선택하여 상기 캐쉬 메모리(222) 및 멀티플렉서(225)에 전송하도록 멀티플렉서(228a)(228b)로 이루어진 멀티플렉서부(228)로 구성한다.6 is a block diagram showing another embodiment of the present invention. As shown therein, a register 221 for storing a CPI address and a tag RAM 222a and a data RAM 222b for storing data are shown. And a comparator 223 which compares all the contents of the tag RAM 222a with all the addresses in the register 221 and outputs a hit signal when there is a matching address. When the output signal hit of the comparator 223 is enabled, a read / write signal for controlling the cache memory 222 (
Figure 1019970050444_B1_M0001
 Of
Figure 1019970050444_B1_M0002
 And a cache controller 224 for outputting a line selection signal LS, a multiplexer 225 for transmitting data of a line selected from the cache memory 222 to a data bus, and a register 226 for storing an external address. ) And chip select signal (
Figure 1019970050444_B1_M0003
 ) When low potential is enabled, the external control signal (
Figure 1019970050444_B1_M0004
 Of
Figure 1019970050444_B1_M0005
 Control signal input unit 227, which is composed of an OR gate OR17 and an OR18, and a control signal of the cache controller 224 according to the selection signal SEL.
Figure 1019970050444_B1_M0001
 Of
Figure 1019970050444_B1_M0002
 ) Or a control signal from the control signal input unit 227
Figure 1019970050444_B1_M0004
 Of
Figure 1019970050444_B1_M0005
 ) Is transferred to the cache memory 222, and at the same time, a line selection signal LS from the cache controller 224 or an address from the register 226 is selected to select the cache memory 222 and the multiplexer 225. And a multiplexer portion 228, which consists of multiplexers 228a and 228b, for transmission to the < RTI ID = 0.0 >

이와같이 구성한 본 발명의 또 다른 실시예의 동작 과정을 설명하면 다음과 같다.Referring to the operation of another embodiment of the present invention configured as described above are as follows.

본 발명의 또 다른 실시예를 도6 을 참조하여 설명하면, 선택신호(SEL)에 의해 멀티플렉서부(228)의 멀티플렉서(228a)(228b)가 캐쉬 제어기(224)에 접속된 경우 도3 의 종래의 또 다른 실시예와 동일한 구성이 되어 캐쉬 메모리(222)는 캐쉬 기능의 동작을 수행하게 된다.Another embodiment of the present invention will be described with reference to FIG. 6, where the multiplexers 228a and 228b of the multiplexer section 228 are connected to the cache controller 224 by the selection signal SEL. The cache memory 222 performs the same function as another embodiment of the cache memory 222.

만일, 선택 신호(SEL)에 의해 멀티플렉서부(228)의 멀티플렉서(228a)(228b)가 레지스터(226)와 제어신호 입력부(227)에 접속된 경우 캐쉬 메모리(222)는 내장 램으로 동작하게 된다.If the multiplexers 228a and 228b of the multiplexer unit 228 are connected to the register 226 and the control signal input unit 227 by the selection signal SEL, the cache memory 222 operates as an internal RAM. .

이때, 칩선택신호(

Figure 1019970050444_B1_M0003
)가 저전위로 인에이블되면 오아게이트(OR17)(OR18)는 각기 외부의 제어신호인 리드신호(
Figure 1019970050444_B1_M0004
)와 라이트신호(
Figure 1019970050444_B1_M0005
)를 입력시키게 된다.At this time, the chip select signal (
Figure 1019970050444_B1_M0003
 When the low potential is enabled, the OR gates (OR17) and (OR18) are lead signals (control signals) that are external control signals.
Figure 1019970050444_B1_M0004
 ) And light signal (
Figure 1019970050444_B1_M0005
 ) Will be entered.

이에 따라, 멀티플렉서(228a)가 외부에서의 제어신호(

Figure 1019970050444_B1_M0004
또는
Figure 1019970050444_B1_M0005
)를 캐쉬 메모리(222)에 전송하면 그 캐쉬 메모리(222)는 리드 또는 라이트 동작이 결정되고 멀티플렉서(228b)가 레지스터(226)에 저장된 어드레스를 상기 캐쉬 메모리(222)와 멀티플렉서(225)에 출력하면 상기 캐쉬 메모리(222)의 특정 영역이 선택되어 그 영역의 데이터가 멀티플렉서(225)에 의해 데이터 버스로 전송되어진다.Accordingly, the multiplexer 228a causes the external control signal (
Figure 1019970050444_B1_M0004
 or
Figure 1019970050444_B1_M0005
 ) Is transferred to the cache memory 222, the read / write operation of the cache memory 222 is determined, and the multiplexer 228b outputs the address stored in the register 226 to the cache memory 222 and the multiplexer 225. When a particular area of the cache memory 222 is selected, the data of the area is transferred to the data bus by the multiplexer 225.

상기에서 상세히 설명한 바와 같이 본 발명은 필요에 따라 캐쉬 메모리를 내장 램으로 변경할 수 있으므로 칩내에 구비되는 메모리의 사용 효율을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention can change the cache memory to the embedded RAM as necessary, thereby improving the use efficiency of the memory provided in the chip.

Claims (10)

씨피유 어드레스를 저장하는 레지스터와, 캐쉬 메모리와, 이 캐쉬 메모리의 저장 어드레스와 상기 레지스터에서의 어드레스가 일치하는 경우 히트신호를 출력하는 비교기와, 이 비교기에서 히트신호가 출력되면 상기 캐쉬 메모리의 동작을 제어하기 위한 신호를 출력하는 캐쉬 제어기로 이루어진 캐쉬 메모리 제어 회로에 있어서, 캐쉬 또는 내장 램의 동작 선택을 위한 신호(SEL)에 따라 씨피유 어드레스와 외부에서의 어드레스중 하나를 선택하여 상기 캐쉬 메모리에 전송하는 제1 신호 선택 수단과, 상기 선택신호(SEL)에 따라 상기 캐쉬 제어기에서의 제어신호와 외부에서의 제어신호중 하나를 선택하여 상기 캐쉬 메모리에 전송하는 제2 신호 선택 수단을 포함하여 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.A register for storing the CPI address, a cache memory, a comparator for outputting a hit signal when the storage address of the cache memory and an address in the register match, and an operation of the cache memory when the hit signal is output from the comparator. In the cache memory control circuit comprising a cache controller for outputting a signal for controlling, according to the signal (SEL) for selecting the operation of the cache or the embedded RAM, one of the CPI address and an external address is transmitted to the cache memory. And a first signal selecting means for selecting one of a control signal from the cache controller and an external control signal according to the selection signal SEL and transmitting the selected signal to the cache memory. Cache memory control circuit of a microprocessor. 제1항에 있어서, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 인에이블된 경우 외부에서의 제어신호를 입력시키기 위한 제어신호 입력 수단을 포함하여 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.The chip select signal of claim 1, wherein
Figure 1019970050444_B1_M0003
 And a control signal input means for inputting a control signal from the outside when the C) is enabled. 씨피유 어드레스를 저장하는 제1 레지스터와, 데이터를 저장하는 캐쉬 메모리와, 상기 캐쉬 메모리에 저장된 어드레스와 상기 제1 레지스터에서의 상위 어드레스가 일치하는 경우 히트신호(hit)를 출력하는 비교기와, 이 비교기의 출력신호(hit)가 인에이블된 경우 제어 신호(
Figure 1019970050444_B1_M0001
또는
Figure 1019970050444_B1_M0002
)를 출력하는 캐쉬 제어기와, 외부에서의 어드레스를 저장하는 제2 레지스터와, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 인에이블되면 외부에서의 리드신호(
Figure 1019970050444_B1_M0004
) 또는 라이트신호(
Figure 1019970050444_B1_M0005
)를 입력시키는 제어신호 입력부와, 선택신호(SEL)에 따라 상기 제1,제2 레지스터의 어드레스중 하나를 선택하여 상기 캐쉬 메모리에 출력하는 제1 신호 선택 수단과, 선택신호(SEL)에 따라 상기 캐쉬 제어기에서의 제어신호(
Figure 1019970050444_B1_M0001
/
Figure 1019970050444_B1_M0002
)와 상기 제어신호 입력부에서의 제어신호(
Figure 1019970050444_B1_M0004
/
Figure 1019970050444_B1_M0005
)중 하나를 선택하여 상기 캐쉬 메모리에 출력하는 제2 신호 선택 수단으로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.A comparator for outputting a hit signal (hit) when a first register for storing a CPI address, a cache memory for storing data, and an address stored in the cache memory and an upper address in the first register coincide; When the output signal (hit) of the is enabled, the control signal (
Figure 1019970050444_B1_M0001
 or
Figure 1019970050444_B1_M0002
 ) A cache controller for outputting a second signal, a second register for storing an external address, and a chip select signal (
Figure 1019970050444_B1_M0003
 When is enabled, the external lead signal (
Figure 1019970050444_B1_M0004
 ) Or light signal (
Figure 1019970050444_B1_M0005
 ), A control signal input unit for inputting the first signal, first signal selecting means for selecting one of the addresses of the first and second registers according to the selection signal SEL, and outputting the selected signal to the cache memory; Control signal in the cache controller (
Figure 1019970050444_B1_M0001
 Of
Figure 1019970050444_B1_M0002
 ) And a control signal at the control signal input unit (
Figure 1019970050444_B1_M0004
 Of
Figure 1019970050444_B1_M0005
 And a second signal selecting means for selecting one of the plurality of signals and outputting the selected signal to the cache memory. 제3항에 있어서, 제1,제2 신호 선택 수단은 각기 멀티플렉서로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.4. The cache memory control circuit of claim 3, wherein the first and second signal selection means each comprise a multiplexer. 씨피유 어드레스를 저장하는 제1 레지스터와, 데이터를 저장하는 제1,제2 캐쉬 메모리와, 상기 제1,제2 캐쉬 메모리에 저장된 어드레스와 상기 제1 레지스터에서의 상위 어드레스가 일치하는 경우 각각의 히트신호(hit1)(hit2)를 출력하는 제1,제2 비교기와, 상기 제1,제2 비교기의 출력신호(hit1,hit2)가 인에이블된 경우 제어신호(
Figure 1019970050444_B1_M0025
/
Figure 1019970050444_B1_M0026
)(
Figure 1019970050444_B1_M0027
/
Figure 1019970050444_B1_M0028
)를 출력하는 캐쉬 제어기와, 외부에서의 어드레스를 저장하는 제2 레지스터와, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 인에이블되면 외부에서의 제어신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)를 입력시키는 제어신호 입력 수단과, 선택신호(SEL)에 따라 상기 제1,제2 레지스터의 어드레스중 하나를 선택하여 상기 제1,제2 캐쉬 메모리에 출력하는 제1 신호 선택 수단과, 선택신호(SEL)에 따라 상기 캐쉬 제어기에서의 제어신호(
Figure 1019970050444_B1_M0025
/
Figure 1019970050444_B1_M0026
,
Figure 1019970050444_B1_M0027
/
Figure 1019970050444_B1_M0035
)와 상기 제어신호 입력 수단에서의 제어신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)중 하나를 선택하여 상기 제1,제2 캐쉬 메모리에 출력하는 제2 신호 선택 수단으로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.Each hit when the first register storing the CPI address, the first and second cache memories storing the data, and the address stored in the first and second cache memories and the upper address in the first register coincide. When the first and second comparators outputting the signals hit1 and hit2 and the output signals hit1 and hit2 of the first and second comparators are enabled, the control signal (
Figure 1019970050444_B1_M0025
 Of
Figure 1019970050444_B1_M0026
 ) (
Figure 1019970050444_B1_M0027
 Of
Figure 1019970050444_B1_M0028
 ) A cache controller for outputting a second signal, a second register for storing an external address, and a chip select signal (
Figure 1019970050444_B1_M0003
 Is enabled, the external control signal (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 Control signal input means for inputting a signal), first signal selection means for selecting one of the addresses of the first and second registers according to the selection signal SEL, and outputting the selected signal to the first and second cache memories; Control signal in the cache controller according to the signal SEL (
Figure 1019970050444_B1_M0025
 Of
Figure 1019970050444_B1_M0026
 ,
Figure 1019970050444_B1_M0027
 Of
Figure 1019970050444_B1_M0035
 ) And a control signal at the control signal input means (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 And a second signal selecting means for selecting one of the ones and outputting the selected ones to the first and second cache memories. 제5항에 있어서, 제1 신호 선택 수단은 선택신호(SEL)에 따라 제1,제2 레지스터의 어드레스중 하나를 제1 캐쉬 메모리에 출력하는 제1 멀티플렉서와, 선택신호(SEL)에 따라 제1,제2 레지스터의 어드레스중 하나를 제2 캐쉬 메모리에 출력하는 제2 멀티플렉서로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.The method of claim 5, wherein the first signal selecting means comprises: a first multiplexer for outputting one of the addresses of the first and second registers to the first cache memory according to the selection signal SEL, and a first multiplexer according to the selection signal SEL. And a second multiplexer for outputting one of the addresses of the first and second registers to the second cache memory. 제5항에 있어서, 제2 신호 선택 수단은 선택신호(SEL)에 따라 상기 캐쉬 제어기에서의 제어신호(
Figure 1019970050444_B1_M0025
/
Figure 1019970050444_B1_M0026
)와 상기 제어신호 입력 수단에서의 제어신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)중 하나를 선택하여 상기 제1 캐쉬 메모리에 출력하는 제3 멀티플렉서와, 선택신호(SEL)에 따라 상기 캐쉬 제어기에서의 제어신호(
Figure 1019970050444_B1_M0027
/
Figure 1019970050444_B1_M0035
)와 상기 제어신호 입력 수단에서의 제어신호(
Figure 1019970050444_B1_M0030
/
Figure 1019970050444_B1_M0031
)중 하나를 선택하여 상기 제2 캐쉬 메모리에 출력하는 제4 멀티플렉서로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.6. The method according to claim 5, wherein the second signal selecting means comprises a control signal at the cache controller in accordance with the selection signal SEL.
Figure 1019970050444_B1_M0025
 Of
Figure 1019970050444_B1_M0026
 ) And a control signal at the control signal input means (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 A third multiplexer which selects one of the plurality of signals and outputs it to the first cache memory, and a control signal of the cache controller according to a selection signal SEL.
Figure 1019970050444_B1_M0027
 Of
Figure 1019970050444_B1_M0035
 ) And a control signal at the control signal input means (
Figure 1019970050444_B1_M0030
 Of
Figure 1019970050444_B1_M0031
 And a fourth multiplexer for selecting one of the plurality of output terminals and outputting the selected one to the second cache memory. 제5항에 있어서, 제어신호 입력 수단은 제2 레지스터의 최상위 비트를 반전하는 인버터와, 상기 제2 레지스터의 최상위 비트와 칩선택신호(
Figure 1019970050444_B1_M0003
)를 논리합하는 제1 오아게이트와, 칩선택신호(
Figure 1019970050444_B1_M0003
)와 상기 인버터의 출력신호를 논리합하는 제2 오아게이트와, 상기 제1 오아게이트의 출력신호가 인에이블되면 외부의 리드신호(
Figure 1019970050444_B1_M0030
)를 상기 제3 멀티플렉서에 입력시키는 제3 오아게이트와, 상기 제1 오아게이트의 출력신호가 인에이블되면 외부의 라이트신호(
Figure 1019970050444_B1_M0031
)를 상기 제3 멀티플렉서에 입력시키는 제4 오아게이트와, 상기 제2 오아게이트의 출력신호가 인에이블되면 외부의 리드신호(
Figure 1019970050444_B1_M0030
)를 상기 제4 멀티플렉서에 입력시키는 제5 오아게이트와, 상기 제2 오아게이트의 출력신호가 인에이블되면 외부의 라이트신호(
Figure 1019970050444_B1_M0031
)를 상기 제4 멀티플렉서에 입력시키는 제6 오아게이트로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.6. The control signal input means according to claim 5, wherein the control signal input means comprises: an inverter for inverting the most significant bit of the second register, the most significant bit of the second register and the chip select signal (
Figure 1019970050444_B1_M0003
 ) And a first select gate and the chip select signal (
Figure 1019970050444_B1_M0003
 ) And the second or gate which ORs the output signal of the inverter and the output signal of the first or gate when an external read signal (
Figure 1019970050444_B1_M0030
 ) Is input to the third multiplexer, and when the output signal of the first orifice is enabled, an external write signal (
Figure 1019970050444_B1_M0031
 ) Is input to the third multiplexer and when the output signal of the second orifice is enabled, an external read signal (
Figure 1019970050444_B1_M0030
 ) Is input to the fourth multiplexer and when the output signal of the second orifice is enabled, an external write signal (
Figure 1019970050444_B1_M0031
 ) Is configured as a sixth orifice for inputting the fourth multiplexer to the fourth multiplexer. 씨피유 어드레스를 저장하는 제1 레지스터와, 데이터를 저장하는 캐쉬 메모리와, 상기 캐쉬 메모리에 저장되는 모든 어드레스와 상기 제1 레지스터에서의 모든 어드레스를 비교하여 일치하는 어드레스가 있는 경우 경우 히트신호(hit)를 출력하는 비교기와, 이 비교기의 출력신호(hit)가 인에이블된 경우 제어신호(
Figure 1019970050444_B1_M0001
/
Figure 1019970050444_B1_M0002
) 및 라인선택신호(LS)를 출력하는 캐쉬 제어기와, 상기 캐쉬 메모리에서 선택된 라인의 데이터를 데이터 버스로 전송하는 멀티플렉서와, 외부의 어드레스를 저장하는 제2 레지스터와, 칩선택신호(
Figure 1019970050444_B1_M0003
)가 인에이블된 경우 외부의 제어신호(
Figure 1019970050444_B1_M0004
/
Figure 1019970050444_B1_M0005
)를 입력시키는 제어신호 입력부와, 선택신호(SEL)에 따라 상기 캐쉬 제어기에서의 제어신호(
Figure 1019970050444_B1_M0001
/
Figure 1019970050444_B1_M0002
) 또는 상기 제어신호 입력부에서의 제어신호(
Figure 1019970050444_B1_M0004
/
Figure 1019970050444_B1_M0005
)를 선택하여 상기 캐쉬 메모리에 전송하고 동시에 상기 캐쉬 제어기에서의 라인선택신호(LS) 또는 상기 제2 레지스터에서의 어드레스를 선택하여 상기 캐쉬 메모리 및 상기 멀티플렉서에 전송하는 신호 선택 수단으로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.The first register for storing the CPI address, the cache memory for storing the data, all the addresses stored in the cache memory and all the addresses in the first register are compared and a hit signal when there is a matching address. A comparator for outputting a control signal and a control signal (if the output signal hit of the comparator is enabled).
Figure 1019970050444_B1_M0001
 Of
Figure 1019970050444_B1_M0002
 And a cache controller for outputting a line selection signal LS, a multiplexer for transferring data of a line selected in the cache memory to a data bus, a second register for storing an external address, and a chip selection signal (
Figure 1019970050444_B1_M0003
 Is enabled, the external control signal (
Figure 1019970050444_B1_M0004
 Of
Figure 1019970050444_B1_M0005
 And a control signal input unit for inputting the control signal from the cache controller according to the selection signal SEL.
Figure 1019970050444_B1_M0001
 Of
Figure 1019970050444_B1_M0002
 ) Or a control signal from the control signal input unit (
Figure 1019970050444_B1_M0004
 Of
Figure 1019970050444_B1_M0005
 ) Is selected and transmitted to the cache memory, and at the same time, a signal selection means for selecting a line selection signal LS from the cache controller or an address from the second register and transmitting the selected address to the cache memory and the multiplexer. Cache memory control circuit of a microprocessor. 제9항에 있어서, 신호 선택 수단은 선택신호(SEL)에 따라 캐쉬 제어기에서의 제어신호(
Figure 1019970050444_B1_M0001
/
Figure 1019970050444_B1_M0002
)와 제어신호 입력 수단에서의 제어신호(
Figure 1019970050444_B1_M0004
/
Figure 1019970050444_B1_M0005
)중 하나를 선택하여 캐쉬 메모리에 전송하는 제1 멀티플렉서와, 선택신호(SEL)에 따라 제2 레지스터에서의 출력신호와 상기 캐쉬 제어기에서의 라인선택신호(LS)중 하나를 선택하여 멀티플렉서 및 상기 캐쉬 메모리에 출력하는 제2 멀티플렉서로 구성함을 특징으로 하는 마이크로 프로세서의 캐쉬 메모리 제어 회로.10. The signal selecting means according to claim 9, wherein the signal selecting means comprises a control signal of the cache controller according to the selection signal SEL.
Figure 1019970050444_B1_M0001
 Of
Figure 1019970050444_B1_M0002
 ) And the control signal from the control signal input means (
Figure 1019970050444_B1_M0004
 Of
Figure 1019970050444_B1_M0005
 Selects one of the first multiplexer to transmit to the cache memory and an output signal from the second register and a line select signal LS from the cache controller according to the selection signal SEL. And a second multiplexer outputting the cache memory to the cache memory.
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