KR100264876B1

KR100264876B1 - Decoupling capacitor

Info

Publication number: KR100264876B1
Application number: KR1019980021585A
Authority: KR
Inventors: 이경동; 이진환; 이재걸
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1998-06-10
Filing date: 1998-06-10
Publication date: 2000-10-02
Also published as: KR20000001363A

Abstract

본 발명은 반도체 장치의 다이 가장자리를 보호하기 위하여 만들어지는 가드링을 이용하여 전원선에 필요한 디커플링 커패시터를 형성하여 칩의 특성을 향상시킬 수 있도록 한 디커플링 커패시터에 관한 것으로, 반도체장치의 다이를 보호하기 위해 다이의 가장자리를 싸고 있는 가드링의 하부금속층 아래에 존재하는 절연막 사이에 적어도 하나 이상의 도전층을 형성하여 디커플링 커패시터를 형성하여 다이 면적의 증가없이 넓은 면적에 걸쳐 형성된 고용량 디커플링 커패시터를 형성할 수 있다는 이점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoupling capacitor capable of improving chip characteristics by forming a decoupling capacitor required for a power line using a guard ring made to protect a die edge of a semiconductor device. In order to form a decoupling capacitor by forming at least one conductive layer between insulating films existing under the lower metal layer of the guard ring surrounding the edge of the die, a high capacity decoupling capacitor formed over a large area without increasing the die area can be formed. There is an advantage.

Description

Decoupling capacitors

본 발명은 디커플링 커패시터에 관한 것으로서, 보다 상세하게는 반도체 칩의 가장자리를 보호하기 위하여 만들어지는 가드링을 이용하여 전원선에 필요한 디커플링 커패시터를 형성하여 칩의 특성을 향상시킬 수 있도록 한 디커플링 커패시터에 관한 것이다.The present invention relates to a decoupling capacitor, and more particularly, to a decoupling capacitor which can improve the characteristics of a chip by forming a decoupling capacitor necessary for a power line using a guard ring made to protect an edge of a semiconductor chip. will be.

본 발명에서 언급하고자하는 가드링과 디커플링 회로에 대해서 설명하면 다음과 같다.Referring to the guard ring and decoupling circuit to be mentioned in the present invention are as follows.

먼저, 도1에 도시된 바와 같이 다이의 가장자리를 싸고 있는 가드링(Guard Ring)(10)은 PNP실리콘 트랜지스터를 플레이너 구조로 만들 때 P형 콜렉터 표면의 일부가 N형으로 변화하는 채널의 현상이 있어서 보호작용이 불완전해지는 결점이 있다. 그레서 이 문제를 해결하기 위해 정규의 콜렉터-베이스 접합의 바깥쪽을 환상의 P형 영역으로 둘러싸서 콜렉터에 채널이 생성되는 것을 차단하기 위한 것이다.First, as shown in FIG. 1, the guard ring 10 surrounding the edge of the die is a phenomenon in which a part of the P-type collector surface changes to N-type when the PNP silicon transistor is a planar structure. This has the drawback of incomplete protective action. Therefore, to solve this problem, the outside of the normal collector-base junction is surrounded by an annular P-shaped region to prevent the channel from being created in the collector.

도2는 일반적인 가드링의 구조를 나타낸 단면도로서, 여기에서 보는 바와 같이 가드링 구조를 살펴보면 반도체 기판(20) 상에 소자분리막(30)이 형성되고, 이 소자분리막(30)의 바깥측으로 P+이온이 주입된 불순물확산층(40)이 형성된다. 그리고 이 불순물확산층(40) 위로 제1절연막(50), 제2절연막(52), 제3절연막(54)이 차례로 적층되어 있으며, 이 제1,2,3절연막(50)(52)(54)을 제1금속층(60)과 제2금속층(62)으로 밀봉된 구조를 갖는다.FIG. 2 is a cross-sectional view illustrating a structure of a general guard ring. Referring to the guard ring structure as shown here, an isolation layer 30 is formed on a semiconductor substrate 20, and P + ions are formed on the outside of the isolation layer 30. The implanted impurity diffusion layer 40 is formed. The first insulating film 50, the second insulating film 52, and the third insulating film 54 are sequentially stacked on the impurity diffusion layer 40, and the first, second and third insulating films 50, 52, and 54 are stacked. ) Is sealed with the first metal layer 60 and the second metal layer 62.

다음으로, 디커플링 회로(Decoupling Circuit)는 둘 또는 그 이상의 회로간의 바람직하기 않은 결합작용을 제거 또는 경함하여 결합도를 낮추기 위하여 사용하는 일종의 필터회로이다. 일반적으로 다단 증폭기 등에서 전원의 임피던스가 각단 공통으로 된다든지 하면 궤환이 일어나서 발진한다는지 하여 동작이 불안정하게 될 때 사용도는 것으로 저항과 커패시터에 의한 회로로 구성된다.Next, a decoupling circuit is a type of filter circuit used to reduce the degree of coupling by eliminating or eliminating undesirable coupling between two or more circuits. In general, if the impedance of the power supply becomes common in the multi-stage amplifier or the like, the feedback occurs and oscillates, which is used when the operation becomes unstable. The circuit is composed of a resistor and a capacitor.

그런데 반도체 장치에서 전원선의 노이즈를 제어하기 위해 디커플링 커패시터를 사용하여 디커플링 회로를 구성할 때 디커플링 커패시터의 용량은 수 ㎋ 이상의 큰 용량을 갖어야 한다.However, when the decoupling circuit is configured using the decoupling capacitor to control the noise of the power line in the semiconductor device, the capacity of the decoupling capacitor should have a large capacity of several dB or more.

그러나, 이와 같이 큰 용량의 커패시터를 MOS커패시터로 만들 경우 다이(Die)내에 넓은 면적이 필요하기 때문에 다이의 크기에 커다란 영향을 미친다는 문제점이 있다.However, when a capacitor having such a large capacity is made into a MOS capacitor, a large area is required in the die, which greatly affects the size of the die.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체 장치의 다이를 보호하기 위해 다이 가장자리를 싸고 있는 넓은 면적의 가드링 아래에 디커플링 커패시터를 형성하여 큰 용량의 디커플링 커패시터를 만드데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to form a decoupling capacitor under a large area guard ring surrounding a die edge to protect a die of a semiconductor device, thereby providing a large capacity decoupling capacitor. To make it.

도1은 일반적인 가드링을 나타내기 위한 다이의 평면도이다.1 is a plan view of a die for showing a general guard ring.

도2는 일반적인 가드링의 구조를 설명하기 위한 가드링의 단면도이다.2 is a cross-sectional view of a guard ring for explaining the structure of a general guard ring.

도3은 본 발명에 의해 형성된 디커플링 커패시터의 단면도이다.3 is a cross-sectional view of the decoupling capacitor formed by the present invention.

도4는 본 발명에 의해 형성된 디커플링 커패시터의 등가회로도이다.4 is an equivalent circuit diagram of a decoupling capacitor formed by the present invention.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings

10 : 가드링 20 : 기판10: guard ring 20: substrate

30 : 소자분리막 40 : 불순물확산층30 device isolation layer 40 impurity diffusion layer

50,52,54 : 제1,2,3절연막 60,62 : 제1,2금속층50,52,54: 1,2,3 insulating film 60,62: 1,2 metal layer

70,72 : 제2,4폴리막 80,82 : 제1,2커패시터70,72: 2,4 poly film 80,82: 1,2 capacitor

상기와 같은 목적을 실현하기 위한 본 발명은 반도체장치의 다이를 보호하기 위해 다이의 가장자리를 싸고 있는 가드링의 하부금속층 아래에 존재하는 절연막 사이에 적어도 하나 이상의 도전층을 형성하여 디커플링 커패시터를 형성하는 것을 특징으로 한다.The present invention for achieving the above object is to form a decoupling capacitor by forming at least one conductive layer between the insulating film existing under the lower metal layer of the guard ring surrounding the die edge to protect the die of the semiconductor device It is characterized by.

위와 같이 이루어진 본 발명에 의한 디커플링 커패시터는 반도체장치의 다이를 보호하기 위해 다이의 가장자리 전체를 싸고 있는 넓은 면적의 공간에 형성된 도전층과 도전층사이에 또는, 하부금속층과 도전층사이에 전하를 저장할 수 있는 고용량의 디커플링 커패시터를 형성하여 전원선등의 노이즈를 제어할 수 있도록 함으로서 칩의 크기를 줄일 수 있게 된다.The decoupling capacitor according to the present invention is configured to store charge between a conductive layer and a conductive layer formed in a large area covering the entire edge of the die to protect the die of the semiconductor device, or between the lower metal layer and the conductive layer. It is possible to reduce the size of the chip by forming a high capacity decoupling capacitor to control the noise of the power line.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도3은 본 발명에 의한 실시예로서 반도체장치의 가드링에 디커플링 커패시터를 형성한 상태를 나타낸 단면도이다.3 is a cross-sectional view showing a state in which a decoupling capacitor is formed in a guard ring of a semiconductor device according to an embodiment of the present invention.

여기에서 보는 바와 같이 디커플링 커패시터는 반도체 기판(20) 상에 소자분리막(30)이 형성되고, 이 소자분리막(30)의 바깥측으로 P+이온이 주입된 불순물확산층(40)이 형성된다. 그리고 이 불순물확산층(40) 위로 제1절연막(50), 제2폴리막(70), 제2절연막(52), 제4폴리막(72), 제3절연막(54)이 차례로 적층되어 있으며, 이 제1,2,3절연막(50)(52)(54)과, 제2,4폴리막(70)(72)을 제1금속층(60)과 제2금속층(62)으로 밀봉된 구조를 갖는다.As shown here, the decoupling capacitor has a device isolation film 30 formed on the semiconductor substrate 20, and an impurity diffusion layer 40 in which P + ions are injected to the outside of the device isolation film 30 is formed. The first insulating film 50, the second poly film 70, the second insulating film 52, the fourth poly film 72, and the third insulating film 54 are sequentially stacked on the impurity diffusion layer 40. The first, second and third insulating films 50, 52 and 54 and the second and fourth poly films 70 and 72 are sealed with the first metal layer 60 and the second metal layer 62. Have

여기서 제1,2,3절연막(50)(52)(54)과 제2,4폴리막(70)(72)은 반도체장치의 회로영역의 절연막 형성공정과 폴리막 형성공정시 같이 형성하는 것이 바람직하다.Here, the first, second and third insulating films 50, 52, 54 and the second and fourth poly films 70 and 72 are formed at the same time as the insulating film forming process and the poly film forming process in the circuit region of the semiconductor device. desirable.

따라서, 본 실시예에서도 폴리막을 제2폴리막(70)과 제4폴리막(72)을 사용하여 도전층을 형성하였다.Therefore, also in this embodiment, the conductive layer was formed using the second poly film 70 and the fourth poly film 72 as the poly film.

위와 같이 형성된 디커플링 커패시터에서 제2폴리막(70)에는 베이스전압(VSS)을 연결하고 제4폴리막(72)에는 전원전압(VCC)을 연결한다. 그리고 제1금속층(60)에는 베이스전압(VSS)을 연결함으로써 전원선에서 발생되는 노이즈를 제어할 수 있게 된다.In the decoupling capacitor formed as described above, the base voltage VSS is connected to the second poly film 70, and the power supply voltage VCC is connected to the fourth poly film 72. In addition, the base voltage VSS is connected to the first metal layer 60 to control noise generated from the power line.

도4는 위와 같이 형성된 디커플링 커패시터를 나타낸 등가회로이다.4 is an equivalent circuit diagram illustrating the decoupling capacitor formed as described above.

여기에서 보는 바와 같이 제2폴리막(70)과 제4폴리막(72)에 의해 제2커패시터(82)가 형성되고, 제4폴리막(72)과 제1금속층(60)에 의해 제1커패시터(80)가 형성된다.As shown here, the second capacitor 82 is formed by the second poly film 70 and the fourth poly film 72, and the first capacitor is formed by the fourth poly film 72 and the first metal layer 60. The capacitor 80 is formed.

따라서, 전원전압(VCC)에 노이즈가 발생하거나 전압의 변동이 있게되면 제1,2커패시터(80)(82)에 의해 필터링되어 베이스전압(VSS)으로 흘려보내게 되어 노이즈를 제거할 수 있으며 전압에 발생되는 맥동을 제1,2커패시터(80)(82)에서 완충작용을 하게 된다.Therefore, when noise occurs in the power supply voltage VCC or there is a change in voltage, the first and second capacitors 80 and 82 are filtered and flowed to the base voltage VSS to remove the noise. The pulsation generated in the first and second capacitors 80, 82 is to buffer the action.

상기한 바와 같이 본 발명은 반도체장치의 다이를 보호하기 위한 가드링에 디커플링 커패시터를 형성함으로서 넓은 면적의 고용량 디커플링 커패시터를 형성할 수 있어 넓은 면적을 차지하는 MOS커패시터를 대신할 수 있어 다이의 면적을 줄일 수 있다는 이점이 있다.As described above, the present invention can form a large-capacity high-capacity decoupling capacitor by forming a decoupling capacitor in the guard ring for protecting the die of the semiconductor device, thereby replacing the MOS capacitor which occupies a large area, thereby reducing the die area. There is an advantage that it can.

또한 다이의 면적을 줄일 수 있어 생산원가를 낮출 수 있다는 이점이 있다.In addition, the die area can be reduced to reduce the production cost.

Claims

A decoupling capacitor according to claim 1, wherein at least one conductive layer is formed between the insulating films under the lower metal layer of the guard ring surrounding the die edge to protect the die of the semiconductor device.

The method of claim 1, wherein the conductive layer and the insulating film

A decoupling capacitor characterized in that it is formed of the same layer used for forming a circuit of a semiconductor device.