KR100258871B1 - Testing apparatus of semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리소자 테스트장치에 관한 것으로, 특히 저가의 테스트 장비로 고속의 반도체 기억소자를 테스트함으로써 테스트비용을 절감할 수 있도록 한 반도체 메모리소자 테스트장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device test apparatus, and more particularly, to a semiconductor memory device test apparatus which can reduce a test cost by testing a high speed semiconductor memory device with a low cost test equipment.
도1은 종래 반도체 메모리소자 테스트회로의 구성을 보인 블록도로서, 이에 도시된 바와같이 데이터를 저장하는 셀어레이부(10)와; 상기 셀어레이부(10)의 소정 데이터를 비트라인을 통해 센싱하는 센스앰프(11)와; 상기 센스앰프(11)의 센싱신호를 입출력라인을 통해 입력받아 이를 증폭하는 메인앰프(12)와; 상기 메인앰프(12)의 증폭신호를 입력받아 이를 신호제어부(13)의 제어신호에 의해 그에 해당되는 데이터를 출력하는 데이터출력제어부(14)와; 상기 데이터출력제어부(14)의 데이터를 입력받아 이를 리드 데이터(DQ)로 출력하는 출력버퍼(15)로 구성되며, 이와같이 구성된 종래 장치의 동작을 도2의 타이밍도를 참조하여 설명한다.Fig. 1 is a block diagram showing the structure of a conventional semiconductor memory device test circuit, which includes a
먼저, 센스앰프(11)는 로우어드레스신호 및 칼럼어드레스신호에 의해 선택된 셀어레이부(10)의 셀데이터를 비트라인을 통해 센싱하여 소정레벨로 증폭하고, 메인앰프(12)는 센스앰프(11)의 센싱신호를 입력받아 이를 다시 소정레벨로 증폭한다.First, the sense amplifier 11 senses the cell data of the
이후, 데이터출력제어부(14)는 상기 메인앰프(12)로부터 증폭신호를 입력받아 이를 신호제어부(13)의 제어신호에 의해 그에 해당되는 데이터신호를 출력버퍼(15)를 통해 출력한다.Thereafter, the
예를들어, 카스바신호(/CAS)가 '2'인 대기시간을 갖고 버스트길이(BURST LENGTH) 가 '4'라면 도2의 (a)와 같은 외부클럭신호(CLK)에 의해 도2의 (b)와 같이 T0 부터 리드명령신호가 입력되고 '2' 클럭(CLK) 후인 T2 부터 도2의 (c)와 같이 직렬로 리드된 데이터(DQ)가 출력버퍼(15)를 통해 출력된다.For example, if the casbar signal / CAS has a waiting time of '2' and the burst length BURST LENGTH is '4', the external clock signal CLK shown in FIG. A read command signal is input from T0 as shown in b), and the data DQ serially read as shown in (c) of FIG. 2 after the '2' clock CLK is output through the
그러나, 상기와 같이 동작하는 종래 장치는 칩자체의 특성분석등 테스트가 아니 단순히 셀의 패스/페일 및 공정분석을 테스트하는 경우 테스트 시간 증가 및 고가의 테스트장비가 필요하여 경제성이 저하될 수 있는 문제점이 있었다.However, the conventional apparatus operating as described above is not a test such as the characterization of the chip itself, but simply tests the pass / fail and process analysis of the cell, which increases the test time and requires expensive test equipment, which may lower the economic efficiency. There was this.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 테스트시 직렬로 출력되는 출력데이터를 출력버퍼 전단에서 축약된 하나의 데이터로 출력하여 테스트효율을 향상시킬 수 있도록 한 반도체 메모리소자 테스트 장치를 제공함에 그 목적이 있다.Accordingly, the present invention devised in view of the above problems provides a semiconductor memory device test apparatus for improving test efficiency by outputting output data serially output as a single data abbreviated at the front end of an output buffer during a test. Has its purpose.
도1은 종래 반도체 메모리소자 테스트장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional semiconductor memory device test apparatus.
도2는 도1에 있어서의 타이밍도.2 is a timing diagram in FIG. 1;
도3는 본 발명 반도체 메모리소자 데스트장치의 구성을 보인 블록도.3 is a block diagram showing the configuration of the semiconductor memory device test apparatus of the present invention.
도4는 도3에 있어서, 비교 및 출력제어부의 구성을 보인 회로도.4 is a circuit diagram showing the configuration of a comparison and output control unit in FIG.
도5는 도3에 있어서의 타이밍도.Fig. 5 is a timing diagram in Fig. 3;
*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****
10:셀어레이부 11:센스앰프10: Cell array part 11: Sense amplifier
12:메인앰프 13:신호제어부12: main amplifier 13: signal control unit
14:데이터출력제어부 15:출력버퍼14: data output control unit 15: output buffer
20:비교 및 출력제어부20: comparison and output control unit
상기와 같은 목적은 데이터를 저장하는 셀어레이부와; 상기 셀어레이부의 소정 데이터를 비트라인을 통해 센싱하는 센스앰프와; 상기 센스앰프의 센싱신호를 입출력라인을 통해 입력받아 이를 증폭하는 메인앰프와; 상기 메인앰프의 증폭신호를 입력받아 이를 신호제어부의 제어신호에 의해 그에 해당되는 데이터를 출력하는 데이터출력제어부와; 상기 데이터 출력제어부의 데이터를 입력받아 이를 상기 신호제어부의 내부클럭신호에 의해 서로 비교하여 축약된 하나의 데이터로 출력하는 비교 및 출력제어부와; 상기 비교 및 출력제어부로부터 축약된 데이터를 입력받아 이를 리드 데이터로 출력하는 출력버퍼로 구성함으로써 달성되는 것으로, 이와같은 본 발명은 첨부한 도면을 참조하여 설명한다.The above object is a cell array unit for storing data; A sense amplifier configured to sense predetermined data of the cell array unit through a bit line; A main amplifier which receives the sensing signal of the sense amplifier through an input / output line and amplifies it; A data output controller which receives the amplified signal of the main amplifier and outputs data corresponding thereto by a control signal of the signal controller; A comparison and output control unit which receives data of the data output control unit and compares the data with the internal clock signal of the signal control unit and outputs the data as one abbreviated data; The present invention is described with reference to the accompanying drawings, which is achieved by configuring an output buffer that receives the abbreviated data from the comparison and output control unit and outputs it as read data.
도3은 본 발명 반도체 메모리소자 테스트장치의 일실시예의 구성을 보인 블록도로서, 이에 도시한 바와같이 데이터를 저장하는 셀어레이부(10)와; 상기 셀어레이부(10)의 소정 데이터를 비트라인을 통해 센싱하는 센스앰프(11)와; 상기 센스앰프(11)의 센싱신호를 입출력라인을 통해 입력받아 이를 증폭하는 메인앰프(12)와; 상기 메인앰프(12)의 증폭신호를 입력받아 이를 신호제어부(13)의 제어신호에 의해 그에 해당되는 데이터를 출력하는 데이터출력제어부(14)와; 상기 데이터출력제어부(14)의 데이터를 입력받아 이를 상기 신호제어부(13)의 내부클럭신호(iCLK)에 의해 서로 비교하여 축약된 하나의 데이터로 출력하는 비교 및 출력제어부(20)와; 상기 비교 및 출력제어부(20)로부터 축약된 데이터를 입력받아 이를 리드 데이터(DQ)로 출력하는 출력버퍼(15)로 구성한다.FIG. 3 is a block diagram showing the configuration of an embodiment of the semiconductor memory device test apparatus of the present invention, as shown therein; A sense amplifier 11 for sensing predetermined data of the
도4는 상기 비교 및 출력제어부(20)의 구성을 보인 회로도로서, 이에 도시한 바와같이 테스트모드신호(SERT)를 입력받아 이를 신호제어부(13)의 내부 클럭신호(iCLK)와 앤드 연산하는 앤드게이트(AN)와; 데이터출력제어부(14)의 데이터를 입력받아 이를 상기 앤드게이트(AN)의 연산신호에 의해 순차적으로 디플립플롭 연산하는 디플립플롭(DF1~DF3)과; 상기 데이터출력제어부(14)의 데이터신호와 상기 디플립플롭(DF1~DF3)의 연산신호를 입력받아 이를 익스쿨루씨브노아 연산하는 익스쿨루씨브노아게이트(EXNOR)와; 테스트모드신호(SERT)를 비반전단자(+)에 인가받고 상기 테스트모드신호(SERT)를 인버터(IN)를 통해 반전단자(-)에 인가받아 그에 따라 상기 익스쿨루씨브노아게이트(EXNOR)의 연산신호를 전송하는 전송게이트(TG2)와; 테스트모드신호(SERT)를 반전단자(-)에 인가받고 상기 테스트모드신호(SERT)를 인버터(IN)를 통해 비반전단자(+)에 인가받아 그에 따라 데이터출력제어부(14)의 데이터를 전송하는 전송게이트(TG1)로 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 도5의 타이밍도를 참조하여 설명한다.FIG. 4 is a circuit diagram showing the configuration of the comparison and
먼저, 정상적으로 동작할 경우는 테스트모드신호(SERT)가 저전위로 입력되므로 비교 및 출력제어부(20)는 디스에이블되어 종래와 동일하게 동작한다. 즉, 센스앰프(11)는 로우어드레스신호 및 칼럼어드레스신호에 의해 선택된 셀어레이부(10)의 셀데이터를 비트라인을 통해 센싱하여 소정레벨로 증폭하고, 메인앰프(12)는 센스앰프(11)의 센싱신호를 입력받아 이를 다시 소정레벨로 증폭한다.First, since the test mode signal SERT is input at a low potential in the case of normal operation, the comparison and
이후, 데이터출력제어부(14)는 상기 메인앰프(12)로부터 증폭신호를 입력받아 이를 신호제어부(13)의 제어신호에 의해 그에 해당되는 데이터신호를 출력버퍼(15)를 통해 출력한다.Thereafter, the
만약, 테스트모드신호(SERT)가 고전위로 입력되면 비교 및 출력제어부(20)가 인에이블된다.If the test mode signal SERT is input at high potential, the comparison and
이에따라, 상기 비교 및 출력제어부(20)는 상기 데이터출력제어부(14)의 도5의 (c)와 같은 데이터를 입력받아 이를 신호제어부(13)의 내부클럭(iCLK)에 의해 서로 비교하여 도5의 (d)와 같은 신호를 출력한다.Accordingly, the comparison and
여기서, 상기 비교 및 출력제어부(20)의 동작을 상세히 설명하면 다음과 같다.Here, the operation of the comparison and
앤드게이트(AN)는 고전위인 테스트모드신호(SERT)를 입력받아 이를 신호제어부(13)의 내부클럭신호(iCLK)와 앤드 연산하고, 디플립플롭(DF1~DF3)은 상기 데이터출력제어부(14)의 도5의 (c)와 같은 데이터를 입력받아 이를 상기 앤드게이트(AN)의 연산신호에 의해 순차적으로 디플립플롭 연산한다.The AND gate receives the test mode signal SERT having a high potential and performs an AND operation on the internal clock signal iCLK of the
이후, 익스쿨루씨브노아게이트(EXNOR)는 상기 데이터출력제어부(14)의 도5의 (c)와 같은 데이터신호와 상기 디플립플롭(DF1~DF3)의 연산신호를 입력받아 이를 익스쿨루씨브 노아 연산하여 도5의 (d)와 같은 신호를 출력한다.Thereafter, the Exclusive Node (EXNOR) receives the data signal as shown in FIG. 5 (c) of the
한편, 테스트모드신호(SERT)가 고전위일 때 전송게이트(TG2)는 인에이블된다.On the other hand, when the test mode signal SERT has a high potential, the transmission gate TG2 is enabled.
이에따라, 상기 전송게이트(TG2)는 상기 익스쿨루씨브노아게이트(EXNOR)로부터 도5의 (d)와 같은 신호를 입력받아 이를 전송하고, 출력버퍼(15)는 상기 전송게이트(TG2)를 통해 전송된 도5의 (d)와 같이 축약된 신호를 리드데이터(DQ)로 출력한다.Accordingly, the transmission gate TG2 receives a signal as shown in FIG. 5 (d) from the excrucivno gate EXNOR and transmits it, and the
이상에서 상세히 설명한 바와같이 본 발명은 테스트시 직렬로 출력되는 출력데이터를 출력버퍼 전단에서 축약된 하나의 데이터로 출력함으로써 테스트 효율을 향상시킬 수 있으며, 또한 테스트시 기존의 저속으로 동작하는 테스트장비를 사용할 수 있으므로 비용을 절감할 수 있는 효과가 있다.As described in detail above, the present invention can improve the test efficiency by outputting the output data serially output during the test as one data abbreviated at the front end of the output buffer, and also provides a test equipment operating at a low speed during the test. It can be used to reduce the cost.
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KR1019970074398A KR100258871B1 (en) | 1997-12-26 | 1997-12-26 | Testing apparatus of semiconductor memory device |
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KR1019970074398A KR100258871B1 (en) | 1997-12-26 | 1997-12-26 | Testing apparatus of semiconductor memory device |
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KR1019970074398A KR100258871B1 (en) | 1997-12-26 | 1997-12-26 | Testing apparatus of semiconductor memory device |
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- 1997-12-26 KR KR1019970074398A patent/KR100258871B1/en not_active IP Right Cessation
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