KR100252999B1 - 디지탈 수신장치 - Google Patents

Abstract

디지탈 수신장치에 관한 것으로 수신된 신호의 전송 모드와 보호 구간 판별을 위한 데이터를 발생하는 상관 데이터 발생부와, 상기 상관 데이터 발생부에서 발생된 데이터를 이용해서 전송 모드와 보호 구간을 판별하는 전송 모드 및 보호 구간 판별부와, 상기 전송 모드 및 보호 구간 판별부의 출력에 따라 수신된 신호를 고속 푸리에 변환하는 신호 변환부로 구성되어 FFT 이전에 수신되는 신호의 전송 모드와 보호 구간에 대한 정보를 수신되는 신호로부터 자동으로 얻어내므로 FFT를 한가지 모드로 고정시키지 않고 수신되는 신호의 전송 모드와 보호 구간에 따라 자동으로 해당하는 신호에 맞도록 FFT 모드를 조절해 줄 수 있는 효과가 있다.

Description

디지탈 수신장치

본 발명은 디지탈 티브이(Digital TV)에 관한 것으로 특히, DVB-T(Digital Video Broadcasting -Terrestrial) 시스템에 관한 것이다.

DVB-T 시스템은 유럽의 지상파 디지탈 TV 전송 시스템으로 현재 유럽의 몇몇 국가에서 시험 방송 중이다.

이 DVB-T 시스템은 전송 방식으로 여러 개의 캐리어에 정보를 실어 전송하는 COFDM(Coded Orthogonal Frequency Division Multiplexing)을 사용하는데 캐리어의 수에 따라 1705개인 2K 모드와 6817개인 8K 모드로 다시 나뉘어진다.

DVB-T 시스템은 여러개의 캐리어를 낮은 전송율로 동시에 전송하므로써 시간 축에서 보았을 때 한 OFDM 심볼의 주기를 길게 하고 또한 각 심볼마다 보호 구간(Guard Interval)을 두어 ISI(Inter Symbol Interference)와 고스트에 의한 시스템 성능의 저하를 향상시키는 장점을 갖고 있다.

2K 모드와 8K 모드는 보호 구간의 길이에 따라 4가지 방식(1/4, 1/8, 1/16, 1/32)으로 나뉘어지게 된다.

DVB-T 시스템은 전송하고자 하는 정보를 주파수 상으로 전송하므로 수신된 신호를 FFT(Fast Fourier Transform)함으로 일반 전송 방식에서의 복조가 가능하게 된다.

FFT를 하기 위해서는 수신된 신호를 어디서부터 얼만큼 FFT를 해야 하는 가를 알아야만 정확한 정보를 얻어낼 수 있다.

상기 2K 모드와 8K 모드의 신호를 각각 복조하기 위해서는 2084-포인트 FFT와 8192-포인트 FFT를 해야한다.

DVB-T 수신기는 현재 수신된 신호가 2K 모드인지 아니면 8K 모드인지와 각 모드에서의 보호 구간의 길이를 알고 있어야지만 수신된 신호를 FFT할 수 있다.

즉, 수신된 신호가 2K 모드인 경우 수신기는 2084-포인트 FFT를 사용하게 되며 8K 모드인 경우에는 8192-포인트 FFT를 사용해야 한다.

도 1은 종래기술에 따른 디지탈 수신장치의 구성을 설명하기 위한 구성 블록도로써, 안테나를 통해 수신된 디지탈 비디오 방송신호를 튜닝하는 튜너부(11)와, 튜너부(11)에서 출력된 아날로그 신호를 디지탈 신호로 변환 출력하는 A/D 변환부(12)와, A/D 변환부(12)에서 출력된 디지탈 신호를 I 채널 성분과 Q 채널 성분으로 나누어 출력하는 I/Q 분리부(13)와, I/Q 분리부(13)에서 출력된 신호를 고정된 전송 모드와 보호 구간 정보에 따라 FFT를 수행하는 FFT부(14)로 구성된다.

이와 같이 구성된 디지탈 수신장치에서는 안테나를 통해 수신된 디지탈 비디오 방송신호가 튜너부(11)에서 튜닝되어 A/D 변환부(12) 및 I/Q 분리부(13)를 통해 디지탈 신호로 변환한 후 I 또는 Q 채널 성분으로 나뉘어 FFT부(14)에 입력된다.

FFT부(14)는 이미 알고 있는 현재 수신되는 신호의 전송모드와 보호 구간 정보를 이용하여 FFT하여 복조가 가능하게 된다.

여기서, 수신기는 수신되고 있는 신호의 전송모드를 알고 있다는 가정하에 외부에서 FFT부(14)에 전송 모드의 정보를 전달해 주어 올바른 FFT를 가능하게 해준다.

만약, 수신기의 전송모드가 바뀌었는데 이 전송모드가 바뀐 사실을 수신기에 알려 주지 않았다면 정확하지 않은 전송 모드의 신호를 이용하여 FFT하므로 올바른 FFT를 수행할 수 없는 문제점이 발생된다.

본 발명은 종래기술의 문제점을 해결하기 위하여 안출한 것으로 정확한 전송 모드 정보와 보호 구간을 이용하여 수신 신호를 올바르게 수신할 수 있는 디지탈 수신장치를 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 디지탈 수신장치의 특징은 수신된 신호의 전송 모드를 판별하여 이 판별 결과를 이용하여 고속 푸리에 변환하여 수신신호를 수신함에 있다.

상기 전송 모드를 판별하기 위한 디지탈 수신장치는 수신된 신호로부터 전송모드를 판별하는데 필요한 데이터를 발생하는 상관 데이터 발생부와, 상관 데이터 발생부에서 출력된 데이터를 이용하여 전송 모드를 판별하는 전송모드 판별부와, 전송모드 판별부에서 출력된 판별결과 및 상관 데이터 발생부에서 발생된 데이터를 이용하여 보호 구간을 판별하는 보호 구간 판별부로 구성됨에 특징이 있다.

도 1은 종래기술에 따른 디지탈 수신장치의 구성을 설명하기 위한 구성 블록도

도 2는 본 발명에 따른 디지탈 수신장치의 구성을 설명하기 위한 구성 블록도

도 3은 도 2의 전송 모드 판별부의 상세 구성을 설명하기 위한 구성 블록도

도 4는 도 3의 상관 데이터 발생부의 상세 구성을 설명하기 위한 구성 블록도

도 5는 도 3의 전송 모드 및 보호 구간 판별부의 상세 구성을 설명하기 위한 구성 블록도

도 6은 본 발명에 따른 주기 확장을 설명하기 위한 도면

도 7은 본 발명에 따른 수신된 신호가 2K 모드일 경우 도 3의 상관 데이터 발생부의 제 1, 2 누산기의 출력에 대한 도면

도 8은 본 발명에 따른 수신된 신호가 8K 모드일 경우 도 3의 상관 데이터 발생부의 제 1, 2 누산기의 출력에 대한 도면

도 9는 도 5의 보호 구간 판별부에서 판별하기 위한 수신신호의 보호 구간에 따른 누산기 출력을 보여주는 도면

도면의 주요부분에 대한 부호의 설명

21 : 튜너부 22 : A/D 변환부

23 : I/Q 분리부 24 : FFT부

25 : 전송 모드 판별부 251 : 상관 데이터 발생부

252 : 전송모드 및 보호구간 판별부 511 : 2048 워드 쉬프트 레지스터

512 : 콘쥬게이터 513, 518 : 곱셈기

514 : 64 워드 쉬프트 레지스터 515, 520 : 가산기

516, 521 : 누산기 517 : 2048×3 워드 쉬프트 레지스터

519 : 256 워드 쉬프트 레지스터

이하, 본 발명에 따른 디지탈 수신장치를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 디지탈 수신장치의 구성을 설명하기 위한 구성 블록도이고, 도 3은 도 2의 전송 모드 판별부의 상세 구성을 설명하기 위한 구성 블록도이고, 도 4는 도 3의 상관 데이터 발생부의 상세 구성을 설명하기 위한 구성 블록도이고, 도 5는 도 3의 전송 모드 및 보호 구간 판별부의 상세 구성을 설명하기 위한 구성 블록도이다.

도 2의 본 발명에 따른 디지탈 수신장치는 도 1과 같은 튜너부(21)와, A/D 변환부(22)와, I/Q 분리부(23)와, FFT부(24)와, I/Q 분리부(23)에서 출력된 신호로부터 전송 모드와 보호 구간정보를 판별하여 FFT부(24)로 출력하는 전송 모드 판별부(25)로 구성된다.

상기 전송 모드 판별부(25)는 도 3과 같이 I/Q 분리부(23)에서 출력된 수신 신호 샘플을 입력받아 전송 모드와 보호 구간을 판별하는데 사용되는 데이터를 발생시키는 상관(Correlation) 데이터 발생부(251)와, 상관 데이터 발생부(251)에서 발생된 데이터를 이용해서 전송 모드와 보호 구간을 판별하는 전송 모드 및 보호 구간 판별부(252)로 구성된다.

상기 상관 데이터 발생부(251)는 도 4와 같이 입력되는 수신신호를 클럭에 따라 저장하면서 쉬프트하여 출력하는 2048 워드 쉬프트 레지스터(511)와, 입력되는 수신신호를 콘쥬게이트(Conjugate)하는 콘쥬게이터(Conjugator)(512)와, 콘쥬게이터(512)에서 콘쥬게이트된 신호와 2048 워드 쉬프트 레지스터(511)에서 2048 워드 지연된 수신신호를 곱하는 제 1 곱셈기(513)와, 제 1 곱셈기(513)에서 출력된 신호를 클럭에 따라 저장하면서 쉬프트하여 출력하는 64 워드 쉬프트 레지스터(514)와, 제 1 곱셈기(513)에서 출력된 신호에서 64 워드 쉬프트 레지스터(514)에서 출력되는 64 워드 전의 신호를 뺀 신호를 출력하는 제 1 가산기(515)와, 제 1 가산기(515)에서 출력되는 신호를 계속 누적하여 출력하는 제 1 누산기(516)와, 2048 워드 쉬프트 레지스터(511)에서 출력된 신호를 클럭에 따라 저장하면서 쉬프트하여 출력하는 2048×3 워드 쉬프트 레지스터(517)와, 콘쥬게이터(512)에서 콘쥬게이트된 신호와 2048×3 워드 쉬프트 레지스터(517)에서 출력되는 8192 워드 지연된 신호를 곱하는 제 2 곱셈기(518)와, 제 2 곱셈기(518)에서 출력된 신호를 클럭에 따라 저장하면서 쉬프트하여 출력하는 256 워드 쉬프트 레지스터(519)와, 제 2 곱셈기(518)에서 출력된 신호에서 256 워드 쉬프트 레지스터(519)에서 출력되는 256 워드 전의 신호를 뺀 신호를 출력하는 제 2 가산기(520)와, 제 2 가산기(520)에서 출력되는 신호를 계속 누적하여 출력하는 제 2 누산기(521)로 구성된다.

그리고, 상기 전송모드 및 보호 구간 판별부(252)는 도 5와 같이 상관 데이터 발생부(251)에서 출력된 데이터중에서 수신기에서 정하고 있는 기준값보다 큰지를 판단하여 전송모드를 판별하는 전송모드 판별부(531)와, 전송모드 판별부(531)에서 판별된 전송모드에 따라 상관 데이터 발생부(251)에서 출력된 데이터중에서 수신기에서 정하고 있는 기준값보다 큰 값이 연속적으로 나타나는 길이를 기준으로 보호 구간을 판별하는 보호 구간 판별부(532)로 구성된다.

이와 같이 구성된 본 발명에 따른 디지탈 수신장치에서 수신된 OFDM 신호는 튜너부(21)를 거쳐 A/D 변환부(22)로 입력되어 디지탈 신호로 변환된다.

이렇게 변환된 신호는 I/Q 분리부(23)에서 복소 신호로 변환된 후 전송모드 판별부(25)에 입력되고, 전송모드 판별부(25)는 입력된 신호로부터 2K 또는 8K 전송모드 판별과 보호 구간(1/32, 1/16, 1/8, 1/4)을 판별하게 된다.

상기 판별 방법으로는 주기 확장(Cyclic Extension)을 이용하는데 이 주기 확장이란 OFDM 신호를 전송하는데 사용되는 것으로써 OFDM 신호의 보호 구간 동안에 아무 신호도 보내지 않는 것이 아니라 신호의 맨 끝 부분에 위치하는 보호 구간과 같은 시간 동안의 데이터를 복사하여 보호 구간 내에 삽입하는 것이다.

그러므로 2K 모드인 경우 도 6과 같이 수신된 한 샘플과 그 샘플 데이터에서 2048 샘플 떨어져 있는 데이터가 각각 보호 구간의 데이터를 복사해 온 부분에 위치한다면 두 신호는 같은 신호 샘플이 된다. 그렇지 않은 경우에는 서로 다른 데이터가 된다.

이러한 주기 확장의 판별 방법을 구체적으로 구현한 전송모드 판별부(25)의 상관 데이터 발생부(251)는 전송 모드와 보호 구간을 판별하는데 사용되는 데이터를 발생시키고, 전송 모드 및 보호 구간 판별부(252)는 상관 데이터 발생부(251)에서 발생된 데이터를 이용해서 전송 모드와 보호 구간을 판별해낸다.

상관 데이터 발생부(251)는 2048 샘플 만큼 떨어져 있는 데이터가 서로 같은 데이터인가 아니면 8192 샘플만큼 떨어져 있는 데이터가 서로 같은 데이터 인가를 판단할 수 있도록 해준다.

상기 상관 데이터 발생부(251)와 전송 모드 및 보호 구간 판별부(252)의 상세한 동작을 도 4와 도 5를 참조하여 설명하면 먼저, 상관 데이터 발생부(251)의 2048 워드 쉬프트 레지스터(511)는 입력되는 수신 신호를 2048 샘플 만큼 지연 후 출력하고, 콘쥬게이터(512)는 입력되는 수신 신호를 콘쥬게이트한다.

제 1 곱셈기(513)는 콘쥬게이트된 신호와 2048 샘플 만큼 지연된 샘플을 서로 곱한 후 64 워드 쉬프트 레지스터(514)를 통해 64 샘플 지연 후 출력한다.

제 1 가산기(515)는 제 1 곱셈기(513)에서 곱셈 결과에 64 워드 쉬프트 레지스터(514)에서 출력된 64 샘플 전에 곱한 샘플을 빼고, 제 1 누산기(516)는 제 1 가산기(515)의 출력을 계속 더해 출력한다.

또한, 2048×3 워드 쉬프트 레지스터(517)는 2048 워드 쉬프트 레지스터(511)에서 출력된 샘플을 저장 및 출력하여 제 2 곱셈기(518)로 출력한다.

제 2 곱셈기(518)는 콘쥬게이트된 신호와 2048×4 샘플 만큼 지연된 샘플을 서로 곱한 후 256 워드 쉬프트 레지스터(519)를 통해 저장 출력한다.

제 2 가산기(520)는 제 1 곱셈기(518)에서 곱셈 결과에 64 워드 쉬프트 레지스터(514)에서 출력된 256 샘플 전에 곱한 샘플을 빼고, 제 2 누산기(521)는 제 2 가산기(520)의 출력을 계속 더해 출력한다.

상기 제 1 누산기(516)의 결과를 식으로 표현하면 다음의 수학식 1과 같다.

여기서, 1≤d≤512+2048

만일 d가 보호 구간의 시작점에 위치한다면 64개의 샘플 블록과 2048 샘플만큼 떨어져 있는 64개의 샘플 블록의 곱의 합에 대한 절대값인 제 1 누산기(516)의 출력 값은 수신 신호가 2K 모드인 경우 도 7 및 도 8과 같이 최대값을 나타낼 것이다.

하지만 수신신호가 8K 모드라면 매우 적은 값을 출력하게 된다.

즉, 제 1 누산기(516)는 문턱값 A를 넘는 값이 출력되고, 제 2 누산기(521)에서 매우 적은 값이 출력된다면 수신된 신호가 2K 모드임을 증명한다.

그리고, 제 2 누산기(521)는 서로 8192 샘플만큼 떨어져 있는 두 신호 중 하나를 콘쥬게이트 시킨 후 서로 곱한 결과 샘플에서 256 샘플 전에 곱한 샘플을 뺀 신호가 입력된다.

이와 같은 상기 제 2 누산기(521)의 결과를 식으로 표현하면 다음의 수학식 2과 같다.

여기서, 1≤d≤(512+2048)×4

만일 상기 d가 보호 구간의 시작점을 위치한다면 256개의 샘플 블록과 8192 샘플 만큼 떨어져 있는 256개의 샘플 블록의 곱의 합에 대한 절대값인 제 2 누산기(521)의 출력 값은 도 7 및 도 8과 같이 수신 신호가 8K 모드일 겨우 최대값을 나타낼 것이다.

하지만 수신신호가 2K 모드 라면 매우 적은 값을 출력하게 될것이다.

상기와 같이 계산하여 얻어진 제 1 누산기(516)와 제 2 누산기(521)의 값은 전송 모드 및 보호 구간 판별부(252)의 전송모드 판별부(531)로 출력된다.

수신된 신호가 2K 모드이면 제 1 누산기(516)와 제 2 누산기(521)의 출력값은 도 7과 같이 나타나며, 수신된 신호가 8K 모드이면 제 1 누산기(516)와 제 2 누산기(521)의 출력값은 도 8과 같이 나타날것이다.

전송모드 판별부(531)는 이러한 입력 값을 이용하여 제 1 누산기(516)의 출력값이 2K 모드일 경우의 문턱값 A를 넘는지와 문턱값 A를 넘는 출력 값의 반복되는 간격이 2048+64 ∼ 2048+512 마다 반복되는 가를 확인하며 만일 이러한 조건을 만족하면 현재 수신되고 있는 신호가 2K 모드 OFDM 신호라고 판단하여 전송 모드 정보를 2K 모드로 보호 구간 판별부(532)로 출력한다.

이와 마찬가지로 만일 수신된 신호가 8K 모드이면 제 1 누산기(516)와 제 2 누산기(521)의 출력값은 도 8과 같이 나타날 것이다.

이러한 입력 값을 이용하여 전송모드 판별부(531)는 제 2 누산기(521)의 출력값이 8K 모드일 경우의 문턱값 B를 넘는가와 문턱값 B를 넘는 출력값이 반복되는 간격이 (2048+64)*4 ∼ (2048+512)*4마다 반복되는가를 확인하며 만일 이러한 조건을 만족하면 현재 수신되고 있는 신호가 8K 모드 OFDM 신호라고 판단하여 전송모드 정보를 8K 모드로 보호 구간 판별부(532)로 출력한다.

보호 구간 판별부(532)는 전송 모드 판별부(531)에서 2K 모드인 경우에는 제 1 누산기(516)의 출력을 입력받고, 8K 모드인 경우에는 제 2 누산기(521)의 출력을 입력받는다.

보호 구간 판별부(532)는 수신 신호가 2K 모드인 경우 문턱값 A를 넘는 제 1 누산기(516)의 출력 값은 보호 구간이 1/32인 경우 1개, 1/16인 경우 64개, 1/8인 경우 192개, 1/4인 경우 448개가 된다.

또한, 수신신호가 8K 모드인 경우 문턱값 B를 넘는 제 2 누산기(521)의 출력 값은 보호 구간이 1/32인 경우 1개, 1/16인 경우 256개, 1/8인 경우 768개, 1/4인 경우 1792개가 된다.

이러한 기준을 이용하여 현재 수신되고 있는 신호의 보호 구간의 길이를 판별할 수 있게 되고, 이렇게 얻어진 보호 구간 정보는 전송모드 정보와 함께 FFT부(24)에 입력되어 올바른 FFT를 해낼 수 있다.

본 발명에 따른 디지탈 수신장치는 FFT 이전에 수신되는 신호의 전송 모드와 보호 구간에 대한 정보를 수신되는 신호로부터 자동으로 얻어내므로 FFT를 한가지 모드로 고정시키지 않고 수신되는 신호의 전송 모드와 보호 구간에 따라 자동으로 해당하는 신호에 맞도록 FFT 모드를 조절해 줄 수 있는 효과가 있다.

Claims (3)

1. 수신된 신호의 전송 모드와 보호 구간 판별을 위한 데이터를 발생하는 상관 데이터 발생부와,

   상기 상관 데이터 발생부에서 발생된 데이터를 이용해서 전송 모드와 보호 구간을 판별하는 전송 모드 및 보호 구간 판별부와,

   상기 전송 모드 및 보호 구간 판별부의 출력에 따라 수신된 신호를 고속 푸리에 변환하는 신호 변환부로 구성됨을 특징으로 하는 디지탈 수신장치.
2. 제 1 항에 있어서, 상기 상관 데이터 발생부는

   수신신호를 클럭에 따라 저장 및 쉬프트 하는 2048 워드 쉬프트 레지스터와,

   입력되는 수신신호를 콘쥬게이트하는 콘쥬게이터와,

   상기 콘쥬게이터에서 콘쥬게이트된 신호와 상기 2048 워드 쉬프트 레지스터에서 2048 워드 지연된 수신신호를 곱하는 제 1 곱셈기와,

   상기 제 1 곱셈기에서 출력된 신호를 클럭에 따라 저장 및 쉬프트하는 64 워드 쉬프트 레지스터와,

   상기 제 1 곱셈기에서 출력된 신호에서 64 워드 쉬프트 레지스터에서 출력되는 64 워드 전의 신호를 뺀 신호를 출력하는 제 1 가산기와,

   상기 제 1 가산기에서 출력되는 신호를 계속 누적하는 제 1 누산기와,

   상기 2048 워드 쉬프트 레지스터에서 출력된 신호를 클럭에 따라 저장 및 쉬프트하는 2048×3 워드 쉬프트 레지스터와,

   상기 콘쥬게이터에서 콘쥬게이트된 신호와 2048×3 워드 쉬프트 레지스터에서 출력되는 8192 워드 지연된 신호를 곱하는 제 2 곱셈기와,

   상기 제 2 곱셈기에서 출력된 신호를 클럭에 따라 저장 및 쉬프트하는 256 워드 쉬프트 레지스터와,

   상기 제 2 곱셈기에서 출력된 신호에서 상기 256 워드 쉬프트 레지스터에서 출력되는 256 워드 전의 신호를 뺀 신호를 출력하는 제 2 가산기와,

   상기 제 2 가산기에서 출력되는 신호를 계속 누적하는 제 2 누산기로 구성됨을 특징으로하는 디지탈 수신장치.
3. 제 1 항 또는 제 2 항에 있어서, 상기 전송 모드 및 보호 구간 판별부는

   상기 제 1, 2 누산기에서 출력된 데이터가 임의의 기준값보다 큰지를 판단하여 전송모드를 판별하는 전송모드 판별부와,

   상기 전송모드 판별부에서 판별된 전송모드에 따라 상기 제 1, 2 누산기에서 출력된 데이터중에서 임의의 기준값보다 큰 값이 연속적으로 나타나는 길이를 기준으로 보호 구간을 판별하는 보호 구간 판별부로 구성됨을 특징으로 하는 디지탈 수신장치.