KR100251697B1 - Channel expansion device of signal processing part between stations in electronic exchange - Google Patents

Channel expansion device of signal processing part between stations in electronic exchange Download PDF

Info

Publication number
KR100251697B1
KR100251697B1 KR1019970060905A KR19970060905A KR100251697B1 KR 100251697 B1 KR100251697 B1 KR 100251697B1 KR 1019970060905 A KR1019970060905 A KR 1019970060905A KR 19970060905 A KR19970060905 A KR 19970060905A KR 100251697 B1 KR100251697 B1 KR 100251697B1
Authority
KR
South Korea
Prior art keywords
data
signal
microprocessor
signal processing
serial
Prior art date
Application number
KR1019970060905A
Other languages
Korean (ko)
Other versions
KR19990040503A (en
Inventor
홍일표
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970060905A priority Critical patent/KR100251697B1/en
Publication of KR19990040503A publication Critical patent/KR19990040503A/en
Application granted granted Critical
Publication of KR100251697B1 publication Critical patent/KR100251697B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54508—Configuration, initialisation
    • H04Q3/54516—Initialization, software or data downloading
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
    • H04Q3/5455—Multi-processor, parallelism, distributed systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/58—Arrangements providing connection between main exchange and sub-exchange or satellite

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • Astronomy & Astrophysics (AREA)
  • General Physics & Mathematics (AREA)
  • Exchange Systems With Centralized Control (AREA)

Abstract

PURPOSE: A channel extension device of an MMDS(multi function multi channel digital signaling) is provided to decrease a cost by having a process capacity of R2-MFC(R2-multifrequency compelled) of 64 channels per one MMDS service board. CONSTITUTION: In the time of performing a transmission operation, a transmission part reads operation mode information appointed according to each channel, and converts serial data into 64 channel data having 2 SHW(Sub-High-Way) units in order to suit the serial data to a time slot on the basis of the operation mode information. In the time of performing a reception operation, a reception part receives serial PCM(Pulse Code Modulation) data transmitted from a TSL(Time Switch and Link) through an SHW control part(208), and performs a signal processing of the serial PCM data by driving a reception PCM DSP(Data Signal Processor). After this, the reception part formats the serial PCM data in order to suit the serial PCM data to a processing mode, and transmits the formatted serial PCM data to a microprocessor(200). The microprocessor(200) controls that the formatted serial PCM data is transmitted to a precedence processor through a TD(Telephonely Device)-interface part.

Description

전자교환기내 대국간 신호처리부의 채널 확장장치Channel Expansion Unit of Signal Processing Unit between Power Stations in Electronic Switching System

본 발명은 전자교환기내 대국간 신호처리부(multi-function multi-channel dightal signaling : MMDS 이하 MMDS라 함)에 관한 것으로, 특히 상기 MMDS의 송/수신 채널 확장장치에 관한 것이다.The present invention relates to a signal processing unit (multi-function multi-channel dightal signaling: MMDS or less MMDS) in an electronic exchange, and more particularly, to an apparatus for transmitting / receiving a channel of the MMDS.

통상적으로, 전자교환기내의 MMDS서비스 보드는 상위 프로세서로부터 TD-버스(Telephony Device-bus : 이하 TD-버스라 함)를 통해 프로세싱 채널정보와 수행기능 동작모드 정보를 입력받고, 그 각 채널 별로 지정된 동작모드 정보에 의거하여 타임 스위치(time switch)로부터 제공되어 지는 직렬데이터(serial data)를 타임슬롯(time slot)에 맞게 데이터를 처리하는 기능을 수행한다. 이때, 상기 처리되는 데이터는 R2-MFC(R2-Multi Frequency Comelled 이하 R2-MFC라 함), 가입자 신호방식중의 하나인 DTMF(Dual Tone Multi-Frequency이하 DTMF라 함) 및 공통선 신호방식에서 국간 통화로 점검을 위해 요구되는 CCT(Continutity Check Tone이하 CCT라 함)의 3종의 신호방식이다.In general, the MMDS service board in the electronic exchange receives processing channel information and performance function operation mode information through a TD bus (Telephony Device-bus) from a higher processor, and is designated for each channel. Based on the operation mode information, it performs a function of processing data according to a time slot of serial data provided from a time switch. In this case, the processed data is R2-MFC (hereinafter referred to as R2-MFC), one of subscriber signaling methods, DTMF (Dual Tone Multi-Frequency or less DTMF), and common line signaling system. Three types of signaling methods called CCT (hereinafter referred to as Continuity Check Tone).

그러한, 종래의 MMDS서비스 보드를 도 1을 통해 상세히 설명하도록 한다. 종래의 MMDS서비스 보드는 그 수신신호 처리를 위해 내부에 TMS320C25 타입(TI: TEXAS INSTRUMENT사)의 DSP(Dightal Signal Processor: 이하 DSP라 함) (102,104,106,108)를 사용하였고, 상기 DSP 1 개당 8채널을 처리하였으며, 프로그램 롬도 2개의 비교적 속도가 빠르고 고가의 SRAM(Static REM)(110,112,114,116,118,120,122,124)을 사용하였다. 이때, 상기 2개의 SRAM(Static REM)은 MSB(최상위비트), LSB(최하위비트)를 각각 처리하도록 하였다.Such a conventional MMDS service board will be described in detail with reference to FIG. 1. Conventional MMDS service board uses DSP (Dightal Signal Processor: DSP) (102, 104, 106, 108) of TMS320C25 type (TI: TEXAS INSTRUMENT) internally for processing the received signal, and processes 8 channels per DSP The program ROM also uses two relatively fast and expensive SRAMs (110, 112, 114, 116, 118, 120, 122, 124). At this time, the two SRAM (Static REM) is to process the MSB (most significant bit), LSB (least significant bit), respectively.

따라서, 1개의 프린트 보드 어셈블리(Print Board Assamble : PBA) 당 4개의 DSP(102,104,106,108)가 실장되므로 32채널을 수용할 수 있고, 총 8개의 SRAM(110,112,114,116,118,120,122,124)이 사용된다. 그리고, 상기 MMDS서비스 보드의 메인 마이크로프로세서(main microprocessor)(100)와 상기 4개의 DSP(102,104,106,108)간에 데이터 충돌을 방지하기 위해 4×4 레지스터(register이하 레지스터라 함)(126)를 1개의 DSP당 6개씩 사용하여 상기 한 개의 PBA에 총 24개 사용하였다.Therefore, four DSPs 102, 104, 106, and 108 are mounted per one print board assembly (PBA) to accommodate 32 channels, and a total of eight SRAMs (110, 112, 114, 116, 118, 120, 122, 124) are used. In order to prevent data collision between the main microprocessor 100 of the MMDS service board and the four DSPs 102, 104, 106, and 108, a 4 × 4 register (referred to as a register below register) 126 is used for one DSP. A total of 24 of these PBAs were used, each 6 at a time.

하지만, 상기와 같은 MMDS서비스 보드의 구성으로 트렁크단의 R2-MFC채널이 192채널 이상을 요구할 시 상기한 PBA를 6개이상 구비해야 함으로 그에 따른 신호처리 소자의 추가설치를 필요로 하였고, 시스템 구성 시 PBA의 수가 증대되므로 설계상의 어려운 문제점이 있었다.However, when the R2-MFC channel at the trunk end requires more than 192 channels with the configuration of the MMDS service board as described above, at least six PBAs are required. Therefore, additional signal processing elements are required. As the number of PBAs increased, there was a difficult design problem.

따라서, 본 발명의 목적은 전자교환기내 대국간 신호처리부(MMDS)의 송/수신 채널을 확장하는 장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide an apparatus for extending a transmission / reception channel of an inter-medium signal processor (MMDS) in an electronic exchange.

상기와 같은 목적을 달성하기 위한 본 발명은 전자교환기내 대국간 신호처리부의 채널 확장장치에 있어서; 상기 대국간 신호처리부 보드내의 신호처리 서비스 기능을 효율적으로 제어하거나, 혹은 상기 대국간 신호처리부 보드의 상태를 주기적으로 체크하기 위한 제어신호를 발생하는 하나의 마이크로프로세서와, 상기 마이크로프로세서로부터의 신호처리정보에 의해 외부로부터 수신되는 피씨엠데이터를 검출하고, 그에 해당하는 알2-엠에프씨/ 디티엠에프/씨씨티 신호에 대하여 각각 신호처리하는 네 개의 디지털신호처리프로세서와, 상기 대국간 신호처리부 보드를 구동하기 위한 각종 운용 제어프로그램들을 구비하며, 상기 마이크로프로세서가 리셋될 시 그 마이크로프로세서 및 디지털신호처리프로세서에 각각 해당 운용프로그램을 다운로드 하도록 하는 하나의 부트 롬과, 상기 마이크로프로세서와 네 개의 디지털신호처리프로세서들 사이에 장착되어 그 두 프로세서간의 데이터 충돌을 방지하고, 상기 두 프로세서간에 주고받는 신호처리정보 및 그 신호처리된 데이터를 양방향 입/출력하는 듀얼포트램과, 상기 네 개의 디지털신호처리프로세서들과 부트 롬 사이에 위치하고, 그 디지털신호처리프로세서들 각각에 대응되어 세 개씩 장착되어 그 두 장치간의 데이터 충돌을 방지하는 다수의 레지스터들로 이루어짐을 특징으로 한다.The present invention for achieving the above object is in the channel expansion device of the signal processing unit between the stations in the electronic exchange; A microprocessor for generating a control signal for efficiently controlling a signal processing service function in the inter-signal signal processor board or periodically checking a state of the inter-signal signal processor board, and signal processing from the microprocessor Four digital signal processors for detecting the PC data received from the outside by the information, and signal processing the corresponding R2-FM / DFM / CC signal, respectively, and the signal processing unit board between the power And a boot ROM for downloading the corresponding operating program to the microprocessor and the digital signal processing processor, respectively, when the microprocessor is reset, and the microprocessor and the four digital signals. Mounted between processors A dual port RAM which prevents data collision between the two processors and bi-directionally inputs / outputs the signal processing information exchanged between the two processors and the signal processed data, and between the four digital signal processors and the boot ROM. And three registers corresponding to each of the digital signal processing processors to prevent data collision between the two devices.

도 1은 종래 전자교환기내의 대국간 신호처리부(MMDS)의 블록구성도이다.1 is a block diagram of an inter-state signal processing unit (MMDS) in a conventional electronic exchange.

도 2은 본 발명의 실시예에 따른 전자교환기내의 대국간 신호처리부(MMDS)의 블록구성도이다.2 is a block diagram of an inter-signal signal processing unit (MMDS) in an electronic exchange according to an embodiment of the present invention.

도 3는 본 발명의 실시예에 따라 MMDS의 각 부장치들간의 데이터 충돌을 방지하기 위한 회로를 보여주는 도면이다.3 is a diagram illustrating a circuit for preventing data collision between sub-devices of an MMDS according to an embodiment of the present invention.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 2은 본 발명의 실시예에 따른 전자교환기내의 대국간 신호처리부(MMDS)의 블록구성도이다. 도 2을 참조하면, 먼저 상기 MMDS서비스 보드의 구성은 그 회로별 기능에 따라 크게 5개의 기능블럭으로 분류할 수 있으며, 그 5개의 기능블럭들은 TD-버스 인터페이스 파트(Telephonely Device-bus interface part), 제어파트(control part), 송신파트(transmit part), 수신파트(receive part), SHW파트(sub-high-way part)로 구성된다.2 is a block diagram of an inter-signal signal processing unit (MMDS) in an electronic exchange according to an embodiment of the present invention. Referring to FIG. 2, first, the configuration of the MMDS service board can be largely classified into five functional blocks according to the circuit-specific functions, and the five functional blocks are TD-bus interface part. It consists of a control part, a control part, a transmit part, a receive part, and a sub-high-way part.

상기 TD-버스 인터페이스 파트는 그 내부에 TD-버스 인터페이스부(120)과 입/출력 듀얼포트 램(I/O dual port ram)(130)을 구비한다. 이때, 상기 TD-버스 인터페이스부(120)는 상위 프로세서로부터 입력되는 직렬데이터를 입력받아 병렬데이터 형태로 변환한 후 후단의 입/출력 듀얼포트 램에 기록하고, 본 MMDS서비스 보드 회로내에서 병렬형태로 처리된 데이터를 직렬데이터로 변환하여 상위 프로세서로 출력하도록 한다.The TD-bus interface part includes a TD-bus interface unit 120 and an I / O dual port ram 130 therein. At this time, the TD-bus interface unit 120 receives serial data input from the upper processor, converts the serial data into a parallel data format, and writes the data into a dual input / output dual port RAM at a later stage. Convert the processed data into serial data and output it to the upper processor.

상기 제어파트는 마이크로프로세서(micro-processor)(100)와 부트 롬(boot-rom)(110)으로 구성되어 있다. 이때, 상기 마이크로 프로세서(100)은 D8752BH타입(제조회사:인텔사)을 사용하여 신호처리 서비스 기능을 효율적으로 제어하거나, 혹은 본 MMDS서비스 보드의 상태를 주기적으로 체크하기 위한 제어신호를 발생한다. 그리고, 상기 부트 롬(110)은 본 MMDS서비스 보드를 구동하기 위한 각종 운용 제어프로그램((①R2MFC, DTMF, CCT신호를 수신하는 수신PCM데이터 처리부(DSP)(180)와 데이터 인터페이싱하는 프로그램 ②PCM신호 송신을 제어하는 프로그램 ③MMDS보드의 상태를 점검하는 제어 프로그램 ④MMDS보드 셀프 테스트(self test) 프로그램))을 구비하여, 상기 마이크로프로세서(100)가 리셋(reset)될 시 그 내부 롬으로 다운로드(download)하도록 한다.The control part is composed of a micro-processor (100) and a boot ROM (boot-rom) (110). At this time, the microprocessor 100 generates a control signal for efficiently controlling the signal processing service function using the D8752BH type (manufacturer: Intel Corporation) or periodically checking the state of the MMDS service board. The boot ROM 110 transmits a PCM signal to a data interface with various operation control programs for driving the present MMDS service board ((1) R2MFC, DTMF and CCT signals. Program to control the status of the MMDS board; and a self-test (MMDS board self test program)) to download to the internal ROM when the microprocessor 100 is reset. do.

상기 송신파트는 송신제어부(204)와 송신 PCM 저장부(206)로 구성되어 있다. 이때, 상기 송신제어부(204)는 상기 마이크로프로세서(200)를 통해 상위 프로세서로부터 제공된 각 채널별 요구되는 송/수신 관련정보들을 입력받고, 그 송신에 관련된 8비트(bit)정보를 후단의 송신 PCM데이터 저장부(206)에 출력한다. 그리고, 상기 송신 PCM 저장부(206)는 R2-MFC 백워드 / 포워드 신호(backward/forward signal) 30종, DTMF 디지트 16종, CCT 디지트 2종류, 테스트 데이터(test data), 널 데이터(null data)를 400바이트(byte)단위의 용량으로 구성되어져 있고, 상기 송신제어부(204)로부터 입력된 송신에 관련된 8비트(bit)정보에 의거하여 64채널에대해 각각에 필요한 PCM데이터를 해당 채널에 동기시켜 직렬로 전송하도록 한다.The transmission part is composed of a transmission control unit 204 and a transmission PCM storage unit 206. At this time, the transmission controller 204 receives the transmission / reception related information required for each channel provided from the upper processor through the microprocessor 200, and transmits 8-bit information related to the transmission to the subsequent transmission PCM. Output to the data storage unit 206. In addition, the transmitting PCM storage unit 206 includes 30 types of R2-MFC backward / forward signals, 16 types of DTMF digits, 2 types of CCT digits, test data, and null data. ) Is configured in units of 400 bytes, and the PCM data necessary for each of the 64 channels is synchronized to the corresponding channel based on the 8-bit information related to the transmission input from the transmission control unit 204. To send serially.

상기 수신파트는 리드/라이트 듀얼포트 램(read/write dual port RAM)(214), DSP클럭 발생부(도면에 도시되지 않음), 수신 PCM데이터 처리부(DSP)(도면에 도시되지 않음)로 구성되어 있다. 이때, 상기 수신 PCM데이터 처리부(DSP)(도면에 도시되지 않음)는 TMS320C50타입(제조사: TI사)을 사용 하였으며, 타임 스위치 블록(TSL:Time Switch and Link이하 TSL이라 함)으로부터 SHW제어부(208)를 통해 입력되는 직렬 PCM데이터(R2-MFC,DTMF,CCT신호)를 검출한다. 상기 리드/라이트 듀얼포트 램(read/write dual port RAM)(214)은 상기 제어파트내의 마이크로프로세서(200)와 상기 수신 PCM데이터 처리부(DSP)(도면에 도시되지 않음)간의 데이터 교환중 충돌을 방지하기 위한 것으로 IDT71321(제조사: INTEGRATED DEVICED TECHNOLOGY사)를 사용한다.The receiving part includes a read / write dual port RAM 214, a DSP clock generator (not shown), and a receiving PCM data processor (DSP) (not shown). It is. At this time, the receiving PCM data processing unit (DSP) (not shown) used a TMS320C50 type ( manufactured by TI) , and the SHW control unit 208 from a time switch block (TSL: Time Switch and Link hereinafter referred to as TSL). Detect serial PCM data (R2-MFC, DTMF, and CCT signals) input via The read / write dual port RAM 214 may cause a collision during data exchange between the microprocessor 200 in the control part and the receiving PCM data processor DSP (not shown). To prevent this, use IDT71321 ( manufactured by INTEGRATED DEVICED TECHNOLOGY ).

SHW제어파트(208)은 상기 TSL로부터 SHW케이블을 통해 발생되는 송/수신 PCM데이터를 정합하고, 상기 송신파트로부터 발생된 송신 PCM데이터를 수신파트로 백 루프(back-loop)시켜 셀프 테스트할 수 있도록 그 경로를 정합한다.The SHW control part 208 may match the transmit / receive PCM data generated from the TSL via the SHW cable, and back-loop the transmit PCM data generated from the transmit part to the receive part for self-testing. To match that path.

따라서, 상기한 구성을 가진 MMDS의 동작을 설명하면, 먼저 그 동작은 송신과 수신의 두가지 동작모드에 따라 각각 운용되도록 한다.Therefore, when the operation of the MMDS having the above configuration is described, the operation is first operated according to two operation modes of transmission and reception.

상기 송신동작을 수행할 시 제어파트는 상위 프로세서로부터 TD-버스 인터페이스 파트를 통해 프로세싱 채널정보와 수행기능 동작모드 정보를 입력받고, 그 해당신호를 후단의 송신파트에 전송한다. 이때, 상기 송신파트는 상기 마이크로프로세서(200)에 일시 저장된 각 채널 별로 지정된 동작모드 정보를 리드하고, 그 정보에 의거하여 타임 스위치로 전송될 직렬데이터(serial data)를 타임슬롯(time slot)에 맞게 2 서브하이웨이(2 Sub-High-Way : SHW 이하 SWH라 함)단위인 64채널의 데이터를 처리하고, 후단의 SHW제어파트(208)를 통해 최종 TSL에 전송하도록 한다.When performing the transmission operation, the control part receives the processing channel information and the performance function operation mode information from the upper processor through the TD bus interface part, and transmits the corresponding signal to the subsequent transmission part. In this case, the transmission part reads operation mode information designated for each channel temporarily stored in the microprocessor 200, and transmits serial data to a time slot based on the information. According to the present invention, 64 channels of data, which is a unit of 2 sub-highway (hereinafter referred to as SWH or less, SWH), are processed, and transmitted to the final TSL through the SHW control part 208 of the rear stage.

한편, 수신동작을 수행할 시 상기 TSL로부터 상기 SHW제어파트(208)를 통해 직렬 PCM데이터를 상기 수신파트에서 수신하고, 자체의 수신 PCM데이터 처리부(DSP)(도면에 도시되지 않음)를 구동하여 신호처리한 후 프로세싱 모드에 맞게 데이터를 포맷하여 상기 마이크로프로세서(200)에 전송하고, 상기 마이크로프로세서(200)는 TD-버스 인터페이스 파트를 통해 최종적으로 상위 프로세서에 전달되도록 제어한다.On the other hand, when performing a reception operation, the serial PCM data is received from the TSL through the SHW control part 208 at the reception part, and drives its own reception PCM data processing part DSP (not shown). After signal processing, the data is formatted and transmitted to the microprocessor 200 according to a processing mode, and the microprocessor 200 controls to be finally delivered to the upper processor through a TD-bus interface part.

그러면, 상술한 도 2의 MMDS 블록구성 중 수신파트의 구성을 도 3을 통해 좀 더 자세히 설명하기로 한다.Then, the configuration of the reception part of the above-described MMDS block configuration of FIG. 2 will be described in more detail with reference to FIG. 3.

도 3는 본 발명의 실시예에 따라 MMDS의 각 부장치들간의 데이터 충돌을 방지하기 위한 회로를 보여주는 도면이다. 먼저 본 도면은 한 개의 PBA에 구성되는 MMDS를 보여주는 것으로, 네 개의 DSP(202,204,206,208)가 실장되며, 한 개의 DSP당 16채널이 할당된다. 그리고, 상기 네개의 DSP(202,204,206,208)로 각 각 저장된 프로그램을 다운로딩할 수 있는 한 개의 부트 롬(234)이 실장된다. 또한, 상기 네 개의 DSP(202,204,206,208)들과 상기 한 개의 부트 롬(234)간에 데이터 충돌을 막기위해 상기 한 개의 DSP당 세 개의 레지스터들을 장착하며, 한 개의 PBA에는 총 12개 레지스터(210,212,214,216,218,220,222,224,226,228,230,232)들이 실장된다. 결국, 상기 MMDS보드(PBA)를 네 개까지 실장하므로 총 256채널까지 PCM데이터 신호처리를 할 수 있다.3 is a diagram illustrating a circuit for preventing data collision between sub-devices of an MMDS according to an embodiment of the present invention. First, the figure shows an MMDS configured in one PBA. Four DSPs 202, 204, 206, and 208 are mounted, and 16 channels are allocated to one DSP. In addition, one boot ROM 234 capable of downloading respective stored programs to the four DSPs 202, 204, 206, and 208 is mounted. In addition, three registers per DSP are mounted to prevent data collision between the four DSPs 202, 204, 206, 208 and the one boot ROM 234, and a total of 12 registers 210,212,214,216,218,220,222,224,226,228,230,232 are mounted in one PBA. do. As a result, up to four MMDS boards (PBAs) can be mounted to perform PCM data signal processing up to 256 channels in total.

도 3은 본 발명의 실시예에 따라 MMDS의 마이크로프로세서와 DSP들간의 데이터 충돌을 방지하기 위한 회로를 보여주는 도면이다. 먼저 본 도면은 1개의 PBA에 구성되는 MMDS를 보여주는 것으로, 제어파트인 마이크로프로세서(300)와, 수신파트인 네 개의 DSP(310,312,314,316)와, 상기 마이크로프로세서(300)와 DSP들(310,312,314,316) 사이에 장착되며 그 두 프로세서들간의 데이터 및 어드레스의 충돌을 방지하기 위한 네 개의 듀얼 포트 램(302,304,306,308)을 구비한다.3 is a diagram illustrating a circuit for preventing data collision between a microprocessor and DSPs of an MMDS according to an embodiment of the present invention. First, the figure shows an MMDS configured in one PBA, and includes a microprocessor 300 as a control part, four DSPs 310, 312, 314 and 316 as receiving parts, and a space between the microprocessor 300 and DSPs 310, 312, 314 and 316. It is equipped with four dual port RAMs 302, 304, 306 and 308 to prevent data and address conflicts between the two processors.

따라서, 상기 마이크로프로세서(300)는 MMDS서비스 보드내에서 발생되는 각각의 채널에 대해 개별적인 신호처리모드(알2엠에프씨, 디티엠에프, 씨씨티)를 수행하기 위해 그 정보를 상기 네 개의 듀얼 포트 램(302,304,306,308)을 통해 상기 네 개의 DSP(310,312,314,316)에 각각 인가하도록 한다. 또한, 상기 네 개의 듀얼 포트 램(302,304,306,308)들의 교체없이 A-law, Mu-law PCM데이터를 겸용 처리하기 위한 코딩방법 정보 역시 상기 네 개의 듀얼 포트 램(302,304,306,308)을 통해 상기 네 개의 DSP(310,312,314,316)에 각각 인가하도록 한다.Thus, the microprocessor 300 sends the information to the four dual ports in order to perform individual signal processing modes (AL2MP, DMP, CTC) for each channel generated in the MMDS service board. RAMs 302, 304, 306, and 308 are applied to the four DSPs 310, 312, 314, and 316, respectively. In addition, the coding method information for processing A-law and Mu-law PCM data together without replacing the four dual port RAMs 302, 304, 306, 308 is also provided through the four dual port RAMs 302, 304, 306, 308. To each.

그러므로, 상기 네 개의 DSP(310,312,314,316)는 상기 신호처리 모드정보와 코딩방법 정보를 입력받아 해당 PCM데이터 처리하고, 그 처리 완료된 데이터를 상기 신호처리 모드정보에 의해 포맷화한 후 상기 네 개의 듀얼 포트 램(302,304,306,308)을 통해 상기 마이크로프로세서에 인가하도록 한다.Therefore, the four DSPs 310, 312, 314, and 316 receive the signal processing mode information and the coding method information, process the corresponding PCM data, and format the processed data according to the signal processing mode information, followed by the four dual port RAMs. (302, 304, 306, 308) to the microprocessor.

결국, 본 발명은 하나의 MMDS서비스 보드내에 한 개의 DSP당 16채널을 처리하도록 하는 DSP소자 4개를 채용하여 총 64채널을 처리할 수 있도록 하였기 때문에 종래의 MMDS서비스 보드보다 2배의 처리용량을 가지도록 하였고, 아울러 상기 트렁크단의 R2-MFC채널이 192채널이상을 요구할 시 그 MMDS서비스 보드의 수를 줄일 수 있도록 한다.As a result, the present invention employs four DSP devices for processing 16 channels per DSP in one MMDS service board, so that a total of 64 channels can be processed, thus doubling the processing capacity of the conventional MMDS service board. In addition, when the trunk R2-MFC channel requires more than 192 channels, the number of the MMDS service board can be reduced.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

상술한 바와 같이 본 발명은 한 개의 MMDS서비스 보드당 64채널의 R2-MFC의 처리용량을 가지고 있어 종래와 동일한 처리용량일 시 그 MMDS서비스 보드의 수를 절반으로 줄일 수 있어 제조시 원가 절감의 이점이 있고, 아울러, 자체의 운용 프로그램들을 수정할 시 종래에는 8개의 EPROM을 모두 수정해야 하나 본 발명에서는 부트 롬 하나만 수정해도 가능하므로 시스템의 유지보수가 수월한 이점이 있다.As described above, the present invention has a processing capacity of 64 channels of R2-MFC per MMDS service board, so that the number of MMDS service boards can be reduced by half at the same processing capacity as in the prior art, thereby reducing the manufacturing cost. In addition, when modifying its own operating programs, conventionally, all eight EPROMs should be modified, but in the present invention, since only one boot ROM can be modified, maintenance of the system is easy.

Claims (1)

전자교환기내 대국간 신호처리부의 채널 확장장치에 있어서,In the channel expansion device of the signal processing unit between the stations in the electronic exchange, 상기 대국간 신호처리부 보드내의 신호처리 서비스 기능을 효율적으로 제어하거나, 혹은 상기 대국간 신호처리부 보드의 상태를 주기적으로 체크하기 위한 제어신호를 발생하는 하나의 마이크로프로세서와,A microprocessor for efficiently controlling a signal processing service function in the inter-signal signal processor board or generating a control signal for periodically checking a state of the inter-signal signal processor board; 상기 마이크로프로세서로부터의 신호처리정보에 의해 외부로부터 수신되는 피씨엠데이터를 검출하고, 그에 해당하는 알2-엠에프씨/ 디티엠에프/씨씨티 신호에 대하여 각각 신호처리하는 네 개의 디지털신호처리프로세서와,Four digital signal processor which detects PCM data received from the outside by the signal processing information from the microprocessor and signal-processes the corresponding R2-FM / DFM / CTI signals, respectively; , 상기 대국간 신호처리부 보드를 구동하기 위한 각종 운용 제어프로그램들을 구비하며, 상기 마이크로프로세서가 리셋될 시 그 마이크로프로세서 및 디지털신호처리프로세서에 각각 해당 운용프로그램을 다운로드 하도록 하는 하나의 부트 롬과,A boot ROM having various operation control programs for driving the inter-signal signal processor board, and downloading the corresponding operating program to the microprocessor and the digital signal processor when the microprocessor is reset; 상기 마이크로프로세서와 네 개의 디지털신호처리프로세서들 사이에 장착되어 그 두 프로세서간의 데이터 충돌을 방지하고, 상기 두 프로세서간에 주고받는 신호처리정보 및 그 신호처리된 데이터를 양방향 입/출력하는 듀얼포트 램과,A dual port RAM mounted between the microprocessor and four digital signal processing processors to prevent data collision between the two processors, and bidirectionally input / output signal processing information and the signal processed data between the two processors; , 상기 네 개의 디지털신호처리프로세서들과 부트 롬 사이에 위치하고, 그 디지털신호처리프로세서들 각각에 대응되어 세 개씩 장착되어 그 두 장치간의 데이터 충돌을 방지하는 다수의 레지스터들로 이루어짐을 특징으로 하는 장치.And a plurality of registers located between the four digital signal processors and a boot ROM, each of which is mounted in correspondence with each of the digital signal processors to prevent data collision between the two devices.
KR1019970060905A 1997-11-18 1997-11-18 Channel expansion device of signal processing part between stations in electronic exchange KR100251697B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970060905A KR100251697B1 (en) 1997-11-18 1997-11-18 Channel expansion device of signal processing part between stations in electronic exchange

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970060905A KR100251697B1 (en) 1997-11-18 1997-11-18 Channel expansion device of signal processing part between stations in electronic exchange

Publications (2)

Publication Number Publication Date
KR19990040503A KR19990040503A (en) 1999-06-05
KR100251697B1 true KR100251697B1 (en) 2000-04-15

Family

ID=19525010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970060905A KR100251697B1 (en) 1997-11-18 1997-11-18 Channel expansion device of signal processing part between stations in electronic exchange

Country Status (1)

Country Link
KR (1) KR100251697B1 (en)

Also Published As

Publication number Publication date
KR19990040503A (en) 1999-06-05

Similar Documents

Publication Publication Date Title
US5113410A (en) Data transmission system
US5896418A (en) Data transmission system having a communication control computer for controlling communication between a communication interface module and terminal devices
KR910000797B1 (en) Internally register-modelled serially-bussed radio system
US4615028A (en) Switching system with separate supervisory links
US3173994A (en) Communication switching system common control
US4146749A (en) Telecommunications network having multi-function spare network block
US4736409A (en) Control data transmission system for private branch exchange
US4339633A (en) Modular telecommunications system
CA1203876A (en) Peripheral control for a digital telephone system
US5119088A (en) Method for the identification of peripheral equipment within a digital communication system
US4160124A (en) Multiple dial adapter
US5088089A (en) Apparatus for programmably accessing and assigning time slots in a time division multiplexed communication system
EP0116617A4 (en) A pulse code modulated digital automatic exchange.
US5224124A (en) Data transmission system
KR100251697B1 (en) Channel expansion device of signal processing part between stations in electronic exchange
EP0085973B1 (en) Information transmission system
EP0331838A2 (en) Digital key telephone system
US4566093A (en) Continuity check tone detector for use with a digital telecommunication system
EP0135906B1 (en) Terminal for data transmission system
KR100263430B1 (en) Reduced pin chip interface
US4545051A (en) Switching unit for the transfer of digitized signals in PCM system
GB2214334A (en) Integrated circuit
KR20000016051A (en) Arrangement for controlling subscriber interface circuits
KR950004424B1 (en) Time division multiplexing switching apparatus
US4700020A (en) Method and circuit arrangement for the transmission of data signals between control devices connected to one another via a loop system

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061220

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee