KR100248655B1

KR100248655B1 - 셋톱박스에서 콘트롤 메모리 중재장치

Info

Publication number: KR100248655B1
Application number: KR1019970040982A
Authority: KR
Inventors: 안성진
Original assignee: 전주범; 대우전자주식회사
Priority date: 1997-08-26
Filing date: 1997-08-26
Publication date: 2000-03-15
Also published as: KR19990017900A

Abstract

본 발명은 셋톱박스(STB)에서 데이터를 망과 ATM방식으로 교환하기 위해 SAR 모듈의 콘트롤 메모리 억세스를 중재하기 위한 셋톱박스(STB)에서 콘트롤 메모리 중재장치에 관한 것이다.

이러한 본 발명의 장치는 호스트 CPU로부터 입력되는 어드레스를 디코딩하여 송신 콘트롤 메모리, 수신 콘트롤 메모리, CPU중재처리부를 선택하기 위한 칩선택신호를 제공하는 어드레스디코더(310); 어드레스 디코더의 칩선택신호에 따라 활성화되면 호스트 CPU로부터 입력되는 송신 콘트롤 메모리 요구신호, 수신콘트롤 메모리 요구신호를 해당 메모리 중재기에 제공하고, 해당 메모리 중재기로부터 승낙신호가 입력되면 이를 호스트 CPU에 전달하는 CPU중재 처리부(320); CPU중재처리부로부터 입력되는 송신 콘트롤 메모리 요구신호와 상기 SAR송신부로부터 입력되는 송신 콘트롤 메모리 요구신호를 소정의 알고리즘에 따라 중재하여 호스트CPU 혹은 SAR송신부가 송신 콘트롤 메모리를 억세스하도록 승낙하는 송신 콘트롤 메모리 중재부(340); 및 CPU중재처리부로부터 입력되는 수신 콘트롤 메모리 요구신호와 상기 SAR수신부로부터 입력되는 수신 콘트롤 메모리 요구신호를 소정의 알고리즘에 따라 중재하여 호스트CPU 혹은 SAR수신부가 수신 콘트롤 메모리를 억세스하도록 승낙하는 수신 콘트롤 메모리 중재부(330)를 구비하여 콘트롤 메모리를 중재한다.

Description

셋톱박스에서 콘트롤 메모리 중재장치 ( Apparatus for arbitrating control memory in set-top-box )

본 발명은 비디오 온 디맨드(VOD:video on demand)등과 같은 최첨단의 통신서비스를 제공하기 위한 셋톱박스(Set Top Box:이하 STB라한다)에 관한 것으로, 특히 셋톱박스(STB)에서 데이터를 망과 ATM방식으로 교환하기 위해 세그먼테이션 앤드 리어셈블리(segmantation and reassembly:이하 SAR이라 한다) 모듈의 콘트롤 메모리 억세스를 중재하기 위한 셋톱박스(STB)에서 콘트롤 메모리 중재장치에 관한 것이다.

고도 정보화시대에 진입하면서 각국은 국가, 사회정보화를 촉진하여 국가경쟁력을 제고하고자 정보 고속도로를 구축하고 있으며, 정보산업의 육성을 도모하고 있다. 한국에서도 종합유선방송과 위성방송등과 같은 뉴미디어 서비스가 시작되어 다매체 다채널시대가 도래하였다. 이에 따라 CATV나 전화선로를 사용한 VOD(Video-On-Demand)나 GOD(Game-On-Demand) 등 대화형 멀티미디어 서비스를 도입하기 위한 기술개발이 진행되고 있다.

광대역 케이블을 매체로 사용하는 케이블 텔레비젼(CATV)은 디지탈 통신기술의 발전에 힘입어 적은 설비투자로 대화형 멀티미디어 서비스를 제공할 수 있기 때문에 널리 각광 받고 있는 바, 이를 구현하기 위하여 현재 사용중인 CATV주파수대역을 확장하고 데이터 입축 및 디지탈 전송방법, 서버, 비디오 스위치, 셋톱박스(Set-Top-Box) 및 통신프로토콜등이 개발되어야 한다.

대화형 CATV시스템은 광대역 쌍방향 통신망인 광.동축 전송망을 이용하여 영화, 게임, 홈쇼핑, 및 홈뱅킹등과 같은 다양한 영상정보 서비스를 사용자의 요구에 따라 실시간으로 제공하는 시스템으로, 현재 방송중인 아날로그 CATV 시스템과 호환성이 있으며, 이를 위하여 54MHz∼450MHz 주파수 대역을 기존의 아날로그 CATV 채널에 할당하고, 450MHz∼750MHz 주파수대역을 디지탈 CATV 채널에 할당하며 5MHz∼40MHz 대역을 아날로그 및 디지탈 CATV의 상향통신 채널로 할당한다. 이때 종래 아날로그 CATV에서는 통신 및 제어를 위해 상향 주파수대역으로 17.9MHz∼29.6MHz를 사용하고, 하향 주파수대역으로 126.15MHz∼137.85MHz를 사용한다.

한편, 셋톱박스(Set-Top-Box)는 대화형 서비스 및 디지탈/아날로그망 등에 대한 서비스를 동시에 받을 수 있는 복합형으로서, 네트워크와 연결되어 데이터 송수신을 담당하는 네트워크 인터페이스유니트(NIU)와, MPEG-2신호를 NTSC신호로 변환하여 TV로 송출하는 셋톱유니트(STU)로 구성되며, 이들 하드웨어를 동작시키기 위한 운영체계와 응용 프로그램들이 부가된다.

그런데 이러한 셋톱박스에서 MPEG2 비트 스트림을 ATM방식으로 전송하기 위해서는 네트워크 유니트와 접속하기 위한 SAR모듈이 요구되고, SAR 모듈은 콘트롤 메모리와 패킷 메모리를 필요로 하게 된다. 그리고 이러한 메모리들은 SAR 송신부(SARA-S), SAR 수신부(SARA-R), 및 호스트 CPU에서 억세스할 필요가 있으므로, 이들을 중재하기 위한 장치가 필요하다.

이에 본 발명은 상기와 같은 필요성을 충족시키기 위하여 안출된 것으로, SAR 모듈에 있는 콘트롤 메모리의 억세스를 중재하기 위한 셋톱박스에서 콘트롤 메모리 중재장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 장치는, 호스트CPU가 패킷 메모리와 콘트롤 메모리를 억세스하여 송신 패킷을 SAR계층으로 전달하면, SAR송신부가 패킷 메모리의 송신 패킷을 ATM 셀로 분할하여 물리계층으로 전송하고, SAR수신부가 물리계층으로부터 수신된 ATM 셀을 재조립하여 패킷 메모리에 저장하도록 된 셋톱박스에 있어서, 호스트 CPU로부터 입력되는 어드레스를 디코딩하여 송신 콘트롤 메모리, 수신 콘트롤 메모리, CPU중재처리부를 선택하기 위한 칩선택신호를 제공하는 어드레스디코더; 상기 어드레스 디코더의 칩선택신호에 따라 활성화되면 호스트 CPU로부터 입력되는 송신 콘트롤 메모리 요구신호, 수신콘트롤 메모리 요구신호를 해당 메모리 중재기에 제공하고, 해당 메모리 중재기로부터 승낙신호가 입력되면 이를 호스트 CPU에 전달하는 CPU중재 처리부; 상기 CPU중재처리부로부터 입력되는 송신 콘트롤 메모리 요구신호와 상기 SAR송신부로부터 입력되는 송신 콘트롤 메모리 요구신호를 소정의 알고리즘에 따라 중재하여 호스트CPU 혹은 SAR송신부가 송신 콘트롤 메모리를 억세스하도록 승낙하는 송신 콘트롤 메모리 중재부; 및 상기 CPU중재 처리부로부터 입력되는 수신 콘트롤 메모리 요구신호와 상기 SAR수신부로부터 입력되는 수신 콘트롤 메모리 요구신호를 소정의 알고리즘에 따라 중재하여 호스트CPU 혹은 SAR수신부가 수신 콘트롤 메모리를 억세스하도록 승낙하는 수신 콘트롤 메모리 중재부를 구비한 것을 특징으로 한다.

도 1은 본 발명이 적용되는 전형적인 셋톱박스의 전체 구성을 도시한 블록도,

도 2는 도 1에서 SAR모듈을 도시한 세부 블록도,

도 3은 도 2에 도시된 콘트롤 메모리 제어기의 구성 블록도,

도 4는 도 3에 도시된 콘트롤 메모리 제어기의 실시예,

도 5A,5B는 본 발명에 따른 콘트롤 메모리 제어기의 동작 타이밍도,

도 6A는 본 발명에 따른 송신 콘트롤 메모리 중재 상태기의 스테이트 다이어그램,

도 6B는 본 발명에 따른 수신 콘트롤 메모리 중재 상태기의 스테이트 다이어그램이다.

* 도면의 주요부분에 대한 부호의 설명

100: 셋톱유니트 102: NIU인터페이스부

104: SAR모듈 106: 메모리

108: MPEG2 오디오 디코더 110: 디멀티플랙서

112: MPEG2 비디오 디코더 114: 그래픽 제어기

116: NTSC엔코더 118: 디스크램블러

120: RF변조기 122: 호스트 CPU

124: IR블러스터 126: 디스플레이

202: FIFO 204: UTOPIA 인터페이스 제어기

206,208: 콘트롤 메모리 210: 콘트롤 메모리 제어기

212: 패킷 메모리 제어기 214,216: 패킷 메모리

218: SAR수신부 220: SAR송신부

310: 어드레스 디코더 320: CPU중재처리부

330: 수신 콘트롤 메모리 중재부 340: 송신 콘트롤 메모리 중재부

321: 리드 인에이블신호 발생기 322: 라이트 인에이블신호 발생기

323∼328: 디플립플롭 332: 수신 중재 상태기

334,344: 오아게이트 336: 수신콘트롤 메모리 정합부

346: 송신 콘트롤 메모리 정합부

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

본 발명이 적용되는 셋톱박스는 도 1에 도시된 바와 같이, 네트워크 인터페이스유니트(NIU)와 인터페이스하기 위한 NIU 인터페이스부(102)와, ATM방식의 데이터 전송을 위한 SAR모듈(104), 메모리(106), MPEG2 오디오 디코더(108), 디멀티플랙서(110), MPEG2 비디오 디코더(112), 그래픽 제어기(114), NTSC 엔코더(116), 디스크램블러(118), RF변조기(120), 호스트 CPU(122), IR 블라스터(124), 디스플레이(126)를 포함하며, 이들 하드웨어를 동작시키기 위한 운영체계와 응용 프로그램들이 부가된다.

도 1에서, MPEG2 오디오 디코더(108)는 MPEG-2 비트 스트림에서 오디오 데이터를 디코딩하고, MPEG2 비디오 디코더(112)는 MPEG-2 비트 스트림에서 비디오 데이터를 디코딩하며, NTSC 엔코더(116)는 디코딩된 비디오 데이터를 NTSC 영상신호로 엔코딩한다.

RF변조기(120)는 디스크램블링된 베이스밴드 영상신호(baseband video)와 오디오신호를 채널3 또는 채널4의 RF로 변조하고, IR블러스터(124)는 사용자로부터 입력되는 리모콘 키입력을 호스트 CPU(122)에 전달하며 디스플레이(126)는 조작을 위한 각종 정보를 디스플레이해 준다. 그리고 호스트 CPU(122)는 전체 시스템의 동작을 제어하며 송신할 패킷 데이터를 SAR모듈(104)에 전달하고, SAR모듈(104)로부터 수신된 MPEG2비트 스트림을 오디오 디코더(108)와 비디오 디코더(112)에서 디코딩한 후 TV측으로 전송하도록 제어한다. 디스크램블러(118)는 수신조건을 만족하는 가입자만이 정상적인 수신을 할 수 있도록 하고, 조건을 만족하지 못하는 가입자의 수신을 방지하는 것이다.

이러한 셋톱박스(STB)에서는 디지탈 채널의 데이터를 전송하기 위하여 서버로부터 가입자 단말까지의 데이터 전송이 완전 ATM방식과 ATM/MPEG 혼합방식이 있는데, 완전 ATM방식은 디지탈 정보 서비스를 ATM형태로 전송하는 것이고, ATM/MPEG 방식은 서버에서 억세스 네트워크까지는 ATM형태로 전송하고, 억세스 네트워크에서 ATM형태를 MPEG 트랜스포트 패킷으로 바꾸어 가입자 단말기로 전송하는 방식이다. MPEG 트랜스포트 패킷은 188 바이트의 고정 패킷으로서, 4바이트의 링크헤더와 가변길이의 적응헤더 및 유로부하로 이루어지며 하나의 트랜스포트 패킷은 4개의 ATM 셀로 운반된다.

한편, SAR모듈(104)는 도 2에 도시된 바와 같이, 수신 FIFO(202), UTOPIA 인터페이스 제어기(204), 콘트롤 메모리(206,208), 콘트롤 메모리 제어기(210), 패킷 메모리 제어기(212), 패킷 메모리(214,216)로 구성되어 물리계층(102)과 호스트 CPU(122) 사이에 위치한다.

도 2를 참조하면, FIFO(202)는 물리계층으로부터 수신된 ATM 셀들을 일시 저장하고, UTOPIA 인터페이스 제어기(204)는 물리계층과 SAR 계층간을 UTOPIA 표준에 따라 인터페이스하기 위하여 관련 신호들을 제공한다.

콘트롤 메모리(206,208)는 수신 콘트롤 메모리(206)와 송신 콘트롤 메모리 (208)영역으로 구분되고, 패킷 메모리(214,216)도 수신 패킷 메모리(214)와 송신 패킷 메모리(216) 영역으로 구분된다.

SAR 송신부(SARA-S:220)는 호스트 CPU(122)가 송신 패킷 메모리(216)에 저장해 놓은 송신 패킷을 ATM셀로 분할하여 물리계층으로 전송한다. 이때 SAR 송신부(220)는 AAL 전송 타입에 따라 해당 PDU를 형성한 후 전송하는데, 송신 콘트롤 메모리(208)에 전송을 위한 각종 제어정보들이 저장되어 있다. 예컨대, 사용자로부터의 송신 패킷이 호스트 CPU(122)에 의해 송신 패킷 메모리(216)에 저장되고, AAL타입 5로 전송하도록 제어정보가 송신 콘트롤 메모리(208)에 기록되면, SAR송신부(SARA-S:220)는 송신 패킷 메모리(216)에 저장된 패킷을 48바이트 단위의 유료부하로 절단한 후 5바이트의 ATM헤더를 부착하여 물리계층으로 전송한다. 통상, 셋톱유니트로부터 네트워크측으로 전달되는 송신 데이터는 비디오 비트스트림이 아닌 제어명령이다.

SAR수신부(SARA-R:218)는 수신 FIFO(202)로부터 수신되는 ATM셀에서 5바이트의 ATM헤더를 분리하여 분석하고, 유료부하만을 수신 패킷 메모리(214)에 저장한다. 그리고 하나의 패킷이 조립완료되면 호스트 CPU(122)에 인터럽트를 걸어 이를 알리고, 호스트 CPU(122)는 수신 패킷 메모리(214)를 억세스하여 수신된 패킷을 읽어 MPEG 트랜스포트 스트림이면 디멀티플랙서(도 1의 110)로 전달한다. 이때 수신 콘트롤 메모리(206)에는 수신된 셀을 처리하기 위한 각종 제어정보 및 수신된 셀의 에러에 관한 정보가 포함되어 있다.

이상의 설명에서와 같이 콘트롤 메모리와 패킷 메모리는 SAR송신부(220), SAR수신부(218), 호스트 CPU(122)가 억세스할 수 있다. 따라서 콘트롤 메모리 제어기(210)는 SAR 송신부(220), SAR 수신부(218), 호스트 CPU(122)가 콘트롤 메모리를 억세스 요구할 경우에 이를 중재하여 어느 하나의 장치가 억세스할 수 있도록 하고, 패킷 메모리 제어기(212)는 SAR 송신부(220), SAR 수신부(218), 호스트 CPU(122)가 패킷 메모리 억세스를 요구할 경우에 이를 중재하여 어느 하나의 장치가 억세스할 수 있도록 한다.

콘트롤 메모리 제어기(210)는 도 3에 도시된 바와 같이, 어드레스 디코더(310), CPU중재 처리부(320), 수신 콘트롤 메모리 중재부(330), 송신 콘트롤 메모리 중재부(340)로 구성된다.

도 3을 참조하면, 어드레스 디코더(310)는 호스트 CPU(122)로부터 칩선택신호(/CS6, /CS7)와 어드레스(Address[23..20])를 입력받아 SAR수신 칩선택신호(/CS_SARAR), SAR송신 칩선택신호(/CS_SARAS), 수신 콘트롤 메모리 칩선택신호(/CS_CM_R), 송신 콘트롤 메모리 칩선택신호(/CS_CM_S), DMA 칩선택신호(/CS_MPEGTS_DMA), 패킷 메모리 칩선택신호(/CS_PKT), CPU중재처리부 칩선택신호(/CS_ReqGrt)를 제공한다.

CPU중재 처리부(320)는 어드레스 디코더(310)로부터 입력되는 칩선택신호(/CS_ReqGrt)에 인에이블되어 호스트 CPU(122)로부터 데이터 버스(Data[21..16]), 데이터 스트로브(HCPU_/DS), 리드신호(HCPU_READ)로 연결되며, 메모리 중재기로부터 패킷 메모리 승낙(HCPU_PKTgrt)신호, 송신콘트롤 메모리 승낙신호(HCPU_CM_Sgrt), 수신콘트롤 메모리 승낙(HCPU_CM_Rgrt)신호를 입력받으며, 수신 콘트롤 메모리 요구(HCPU_CM_Rreq)신호, 송신 콘트롤 메모리 요구(HCPU_CM_Sreq)신호, 패킷 메모리 요구(HCPU_PKT_req)신호를 해당 메모리 중재기에 제공한다.

수신 콘트롤 메모리 중재부(330)는 호스트 CPU측으로부터 어드레스 스트로브(HCPU_/AS)신호, 데이터 스트로브(HCPU_/DS)신호, 출력 인에이블신호(HCPU_/OE), 라이트 인에이블신호(HCPU_/WE)신호를 입력받고, SAR수신부(218)로부터 수신 콘트롤 메모리 라이트(R_Wrt)신호, 수신 콘트롤 메모리 요구신호(R_Creq), 수신 콘트롤 메모리 사이클 시작신호(R_/Ccyst), 수신 콘트롤 메모리 다중화신호(R_Cmulr)신호를 입력받아 호스트 CPU 승낙(HCPU_CM_Rgrt)신호와 호스트 CPU 데이터응답1(HCPU_/DSACK1)신호, SAR수신 콘트롤 메모리 승낙(SARA-RCgrt)신호, SAR수신 콘트롤 메모리 준비(SARA-RCrdy)신호, 수신 콘트롤 메모리 선택(CM-R_/CS)신호, 수신 콘트롤 메모리 라이트인에이블(CM-R_/WE)신호, 수신 콘트롤 메모리 출력 인에이블(CM-R_/OE)신호를 제공한다.

송신 콘트롤 메모리 중재부(340)는 호스트 CPU(122)측으로부터 어드레스 스트로브(HCPU_/AS)신호, 데이터 스트로브(HCPU_/DS)신호, 출력인에이블(HCPU_/OE)신호, 라이트 인에이블(HCPU_/WE)신호를 입력받고, SAR송신부(220)로부터 송신 콘트롤 메모리 라이트신호(S_Wrt), 송신 콘트롤 메모리 요구(S_Creq)신호, 송신 콘트롤 메모리 사이클(S_/Ccyst)신호, 송신 콘트롤 메모리 다중화(S_Cmulr)신호를 입력받아 호스트 CPU 승낙(HCPU_CM_Sgrt)신호와 호스트 CPU 데이터응답(HCPU_/DSACK1)신호, SAR 송신 콘트롤 메모리 승낙(SARA-SCgrt)신호, SAR 송신 콘트롤 메모리 준비(SARA-SCrdy)신호, 송신 콘트롤 메모리 선택(CM-S_/CS)신호, 송신 콘트롤 메모리 라이트 인에이블(CM-S_/WE)신호, 송신 콘트롤 메모리 출력 인에이블(CM-S_/OE)신호를 제공한다.

한편, 이와 같은 콘트롤 메모리 제어기를 보다 구체적으로 구현하는 실시예는 도 4에 도시된 바와 같이, CPU중재 처리부(320)가 데이터 버스(H_D[16]∼H_D[21])에 연결되는 디플립플롭(323∼328)과 CPU 라이트시 상기 디플립플롭을 인에이블시키기 위한 라이트 인에이블부(322), CPU 리드시 상기 디플립플롭을 인에이블시키기 위한 리드 인에이블부(321)로 구성된다.

도 4를 참조하면, 콘트롤 메모리 중재부(330＆340)는 오아게이트(334,344)와 수신중재 상태기(332), 송신중재 상태기(342), 송신 콘트롤 메모리 정합부(346), 수신 콘트롤 메모리 정합부(336)로 구성된다.

오아게이트(344)는 송신 콘트롤 메모리 사이클(S_/Ccycst)신호와 송신 콘트롤 메모리 다중화(S_Cmulr)신호를 논리합하여 송신 콘트롤 메모리 요구(S-req)신호를 발생하고, 오아게이트(334) 수신 콘트롤 메모리 사이클(R_/Ccycst)신호와 수신 콘트롤 메모리 다중화(R_Cmulr)신호를 논리합하여 수신 콘트롤 메모리 요구(R_req)신호를 발생한다.

송신 중재 상태기(342)는 호스트 CPU(122)에 의한 송신 콘트롤 메모리 요구(CM_Sreq)신호와 SAR송신부에 의한 송신 콘트롤 메모리 요구(S_req)신호를 중재하여 CPU승락(CM_Sgrt)신호와 정합제어신호를 제공하고, 수신 중재 상태기(332)는 호스트 CPU(122)에 의한 수신 콘트롤 메모리 요구(CM_Rreq)신호와 SAR수신부에 의한 수신 콘트롤 메모리 요구(R_req)신호를 중재하여 CPU승락(CM_Rgrt)신호와 정합제어신호를 제공한다.

그리고, 송신 콘트롤 메모리 정합부(346)는 송신중재 상태기(342)의 제어신호에 따라 송신 콘트롤 메모리 라이트(S_Wrt)신호, 송신 콘트롤 메모리 요구(S_Creq)신호, 송신 콘트롤 메모리 사이클(S_/Ccycst)신호, 송신 콘트롤 메모리 다중화(S_Cmulr)신호를 입력받아 데이터 응답(HCPU_/DSACK1)신호, SAR 송신 준비(SARA-SCrdy)신호, SAR송신 승낙(SARA-SCgrt)신호, 송신 콘트롤 메모리 칩선택신호(CM-S_/CS), 송신 콘트롤 메모리 라이트 인에이블(CM-S_/WE)신호, 송신 콘트롤 메모리 출력인에이블(CM-S_/OE)신호를 제공하거나 어드레스 스트로브(H_/AS), 데이터 스트로브(H_/DS), 출력인에이블(H_/OE), 라이트인에이블(H_/WE)신호를 입력받아 데이터 응답(HCPU_/DSACK1), 송신 콘트롤 메모리 칩선택(CM-S_/CS), 송신 콘트롤 메모리 라이트인에이블(CM-S_/WE), 송신 콘트롤 메모리 출력인에이블(CM-S_/OE)신호를 제공한다.

수신 콘트롤 메모리 정합부(336)는 수신 중재 상태기(332)의 제어신호에 따라 수신 콘트롤 메모리 라이트(R_Wrt), 수신 콘트롤 메모리 요구(R_Creq), 수신 콘트롤 메모리 사이클(R_/Ccycst), 수신 콘트롤 메모리 다중화(R_Cmulr)신호를 입력받아 데이터 응답(HCPU_/DSACK1), SAR수신 준비(SARA-RCrdy), SAR수신 승낙(SARA-RCgrt), 수신 콘트롤 메모리 칩선택(CM-R_/CS), 수신 콘트롤 메모리 라이트인에이블(CM-R_/WE), 수신콘트롤 메모리 출력 인에이블(CM-R_/OE)신호를 제공하거나 어드레스 스트로브(H_/AS), 데이터 스트로브(H_/DS), 출력 인에이블(H_/OE), 라이트인에이블(H_/WE)신호를 입력받아 데이터응답(HCPU_/DSACK1), 수신 콘트롤 메모리 칩선택(CM-R_/CS), 수신 콘트롤 메모리 라이트인에이블(CM-R_/WE), 수신 콘트롤 메모리 라이트 인에이블(CM-R_/OE)신호를 제공한다.

도 4를 참조하면, 어드레스 디코더(도 3의 310)에 의해 CPU중재 처리부(320)로 칩선택(/CS_ReqGrt)신호가 활성화되면 CPU 라이트동작에 따라 데이터 버스(H_D[20], H_D[18], H_D[16])를 통해 콘트롤 메로리 및 패킷 메모리 요구(CM_Sreq, CM_Rreq)신호가 디플립플롭(326,327,328)으로 입력된다. 즉, 라이트 인에이블(write_enable)신호가 액티브될 때 H_D[20]으로는 패킷 메모리 요구(PKT_req)신호가 입력되어 디플립플롭(326)에 저장되고, H_D[18]로는 송신 콘트롤 메모리 요구(CM_Sreq)신호가 입력되어 디플립플롭(327)에 저장되며, H_D[16]으로는 수신 콘트롤 메모리 요구(CM_Rreq)신호가 입력되어 디플립플롭(328)에 저장된다. 통상, 입력되는 요구신호가 '하이'이면 해당 메모리의 요구를 나타낸다. 따라서 호스트 CPU가 송신 콘트롤 메모리를 억세스하고자 할 경우에는 H_D[18]에 '1'을 실은 다음 소정 어드레스로 라이트 동작을 하게 되면, 어드레스 디코더(310)에 의해 칩선택(/CS_ReqGrt)신호가 활성화되고, 이에 따라 라이트 인에이블(write_enable)신호가 디플립플롭(327)을 인에이블시켜 송신 중재 상태기(342)에 CPU요구(CM_Sreq = '1')신호를 전달하게 된다.

또한 중재에 의한 승낙신호는 소정 어드레스에 대한 CPU 리드동작에 의해 디플립플롭(323, 324, 325)을 통해 호스트 CPU(122)로 전달되는데, 어드레스 디코더에 의해 칩선택신호가 활성화되면 리드 인에이블(read_enable)신호가 활성화되고, 이에 따라 디플립플롭(323)은 H_D[21]을 통해 패킷 승낙(PKT_grt)신호를 호스트 CPU로 전달하고, 디플립플롭(324)은 H_D[19]를 통해 송신 콘트롤 메모리 승낙(CM_Sgrt)신호를 호스트 CPU(122)로 전달하며, 디플립플롭(325)은 H_D[17]을 통해 수신 콘트롤 메모리 승낙(CM_Rgrt)신호를 호스트 CPU(122)로 전달한다.

송신중재 상태기(342)는 호스트 CPU(도1의 122)로부터 송신 콘트롤 메모리 요구(CM_Sreq)신호와 SAR송신부(220)로부터 송신 콘트롤 메모리 요구(S_req)신호가 수신되면 도 6A에 도시된 바와 같은 알고리즘을 처리하여 어느 하나에 억세스를 허가하기 위한 승낙신호(CM_Sgrt 혹은 SARA_SCgrt)를 제공하고, 수신중재 상태기(332)는 호스트 CPU로부터 수신 콘트롤 메모리 요구(CM_Rreq)신호와 SAR수신부로부터 수신 콘트롤 메모리 요구(R_req)신호를 중재하여 어느 하나에 억세스를 허가 하기 위한 승낙신호(CM_Rgrt 혹은 SARA_RCgrt)를 제공한다.

송신 콘트롤 메모리 정합부(346)는 송신 중재 상태기(342)가 호스트 CPU의 억세스를 승낙하면 호스트 CPU(122)로부터 H_/AS, H_/DS, H_/OE, H_/WE신호를 입력받아 호스트 CPU(122)로 HCPU_/DSACK1 신호를 보내고, 송신 콘트롤 메모리(208)로 CM-S_/CS, CM_S/WE, CM-S_/OE신호를 제공하며, 송신중재 상태기(342)가 SAR 송신부의 억세스를 승낙하면 SAR송신부(220)로부터 S_Wrt, S_Creq, S_/Ccycst, S_Cmulr신호를 입력받아 SAR송신부(220)로 SARA-SCrdy, SARA-SCgrt신호를 보내고, 송신 콘트롤 메모리(208)로 CM-S_/CS, CM_S/WE, CM-S_/OE신호를 제공한다.

수신 콘트롤 메모리 정합부(336)는 수신중재 상태기(332)가 호스트 CPU의 억세스를 승낙하면 호스트 CPU(122)로부터 H_/AS, H_/DS, H_/OE, H_/WE신호를 입력받아 호스트 CPU(122)로 HCPU_/DSACK1신호를 보내고, 수신 콘트롤 메모리(206)로 CM-R_/CS, CM_R/WE, CM-R_/OE신호를 제공하며, 수신중재 상태기(332)가 SAR수신부의 억세스를 승낙하면 SAR수신부(218)로부터 R_Wrt, R_Creq, R_/Ccycst, R_Cmulr신호를 입력받아 SAR수신부(218)로 SARA-RCrdy, SARA-RCgrt신호를 보내고, 수신 콘트롤 메모리(206)로 CM-R_/CS, CM_R/WE, CM-R_/OE신호를 제공한다.

이상에서 살펴본 바와 같은 콘트롤 메모리 제어기의 동작을 도 5A, 5B에 도시된 타이밍도와 도 6A 및 도 6B에 도시된 스테이트 다이어그램을 참조하여 설명하면 다음과 같다.

도 5A는 도 3 및 도 4에 도시된 CPU중재 처리부(320)의 입출력신호 타이밍도이고, 도 5B는 도 3 및 도 4에 도시된 콘트롤 메모리 중재부의 입출력신호 타이밍도이며, 도 6A 및 6B는 송수신 중재 상태기의 중재에 따른 상태도이다.

도 5A를 참조하면, H_D20은 패킷 메모리 요구정보이고, H_D18은 송신 콘트롤 메모리 요구정보이며, H_D16은 수신 콘트롤 메모리 요구정보이다. H_D16은 패킷 메모리 승낙정보이고, H_D19는 송신 콘트롤 메모리 승낙정보이며, H_D17은 수신 콘트롤 메모리 승낙정보이다. /CS_ReqGrt는 호스트 CPU가 중재를 위해 소정 어드레스를 리드/라이트할 경우에 어드레스 디코더(310)에 의해 발생되어 CPU 중재 처리기(320)를 활성화시키기 위한 신호이고, CM_Rgrt는 수신중재 상태기(332)가 SAR수신부(218)에 수신 콘트롤 메모리 억세스를 허락하는 승낙신호이고, CM_Sgrt는 송신중재 상태기(342)가 SAR송신부(220)에 송신 콘트롤 메모리 억세스를 허락하는 승낙신호이다. PMgrt는 도시되지 않은 패킷 메모리 중재기가 호스트 CPU에 패킷 메모리 억세스를 허락하는 패킷 메모리 승낙신호이다.

도 5A를 참조하면, 초기에 소정 어드레스에 데이터 버스의 비트20(H_D20)을 하이로 하는 라이트동작을 하여 호스트 CPU가 패킷 메모리 억세스를 요구한 것을 알 수 있고, 이에 따라 어드레스 디코더(310)가 칩인에이블(CS_ReqGrt)신호를 제공하고, CPU중재 처리기(320)가 패킷 메모리 요구(PMreq)신호를 도시되지 않은 패킷 메모리 중재기에 요구하면, 패킷 메모리 중재기가 요구를 받아들여 패킷 메모리 승낙(PMgrt)신호를 하이로 하여 억세스를 승낙하며, 호스트 CPU가 소정 어드레스에 대한 리드동작으로 데이터 버스(H_D[19])의 비트19를 읽어 승낙을 인지한 것을 알 수 있다.

이어 중기에 호스트 CPU가 소정 어드레스에 데이터 버스의 비트18(H_D18)을 하이로 하는 라이트동작을 하여 송신 콘트롤 메모리 억세스를 요구한 것을 알 수 있고, 이에 따라 어드레스 디코더(310)가 칩인에이블(CS_ReqGrt)신호를 제공하고, CPU 중재 처리기(320)가 송신 콘트롤 메모리 요구(CM_Sreq)신호를 하이로 하여 송신 콘트롤 메모리 중재기(340)에 요구하면, 송신 콘트롤 메모리 중재기(340)가 요구를 받아들여 송신 콘트롤 메모리 승낙(CM_Sgrt)신호를 하이로 하여 억세스를 승낙하며, 호스트 CPU가 소정 어드레스에 대한 리드동작으로 데이터버스의 비트19를 읽어 승낙을 인지한 것을 알 수 있다.

그리고 말기에 호스트 CPU가 소정 어드레스에 데이터버스의 비트16(H_D16)을 하이로 하는 라이트동작을 하여 호스트 CPU가 수신 콘트롤 메모리 억세스를 요구한 것을 알 수 있고, 이에 따라 어드레스 디코더(310)가 칩인에이블(CS_ReqGrt)신호를 제공하고, CPU중재 처리부(320)가 수신 콘트롤 메모리 요구(CM_Rreq)신호를 수신 콘트롤 메모리 중재기(330)에 요구하면, 수신 콘트롤 메모리 중재기(330)가 요구를 받아들여 수신 콘트롤 메모리 승낙(CM_Rgrt)신호를 하이로 하여 억세스를 승낙하며, 호스트 CPU(122)가 소정 어드레스에 대한 리드동작으로 데이터버스의 비트17(H_D[17])을 읽어 승낙을 인지한 것을 알 수 있다.

도 5B를 참조하면, 콘트롤 메모리 중재부는, SAR모듈이 Sarareq신호를 하이로하여 콘트롤 메모리를 요구하면, Saragrt신호를 하이로하여 SAR모듈이 콘트롤 메모리를 억세스하는 것을 승낙하고, Sarary신호를 로우로 한다. 그리고 콘트롤 메모리 중재부는 요구신호가 입력되면 /CS신호를 로우로하고 /OE신호를 로우로 한다.

SAR모듈은 콘트롤 메모리를 억세스하는 중에 CPU가 Hostreq신호를 하이로하여 콘트롤 메모리 억세스를 요구하면, SAR모듈이 콘트롤 메모리에 대한 사이클을 종료할 때까지 기다리다가 종료되면 Hostgrt신호를 하이로하여 CPU가 콘트롤 메모리를 억세스하는 것을 승낙한다.

이와 같이 송신 콘트롤 메모리 중재부가 송신 콘트롤 메모리를 중재하는 경우, 상태는 도 6A에 도시된 바와 같이, 아이들 상태(S0), SAR송신 승낙상태(S1), CPU 승낙 상태(S2)가 있다. 도 6A를 참조하면 입력은 (호스트CPU 요구, SAR송신부 요구)이고 출력은 (호스트 승낙, SAR송신부 승낙)이며 '1'일 경우에 요구 및 승낙을 각각 나타낸다. 따라서 (0,0)-＞(0,0)는 호스트CPU와 SAR송신부로부터 콘트롤 메모리 요구신호가 없는 경우이고, 따라서 승낙신호도 없으며 아이들 상태(S0)를 계속 유지하게 된다.

아이들 상태(S0)에서 SAR송신부(220)가 송신 콘트롤 메모리 요구신호를 1하여 송신 콘트롤 메모리 억세스를 요구하면 송신 콘트롤 메모리 중재기(340)는 SAR송신 승낙을 1로하여 SAR송신부의 억세스를 승낙한 후 SAR송신 승낙상태(S1)로 천이한다((0,1)-＞(0,1)). 만일, 아이들 상태(S0)에서 호스트CPU와 SAR송신부가 동시에 억세스를 요구하면 SAR송신부에 우선권을 주어서 SAR송신부에게 억세스를 승낙한 후, SAR송신부 승낙상태(S1)로 천이한다((1,1)-＞(0,1)).

SAR송신 승낙상태(S1)에서 호스트CPU 요구가 0이고 SAR송신부 요구가 1이거나 호스트CPU 요구와 SAR송신 요구가 모두 1이면 계속 SAR송신 승낙을 1로하여 SAR송신 승낙상태(S1)를 유지하고, SAR송신 요구 및 호스트CPU 요구가 모두 0이면 호스트 승낙과 SAR송신 승낙을 모두 0으로 한 후 아이들 상태(S0)로 천이한다. SAR송신 승낙상태(S1)에서 호스트CPU 요구가 1이고 SAR송신요구가 0이면 호스트CPU 승낙을 1로하여 호스트CPU의 억세스를 승낙한 후 호스트CPU 승낙상태(S2)로 천이한다.

호스트CPU 승낙상태(S2)에서 호스트CPU 요구가 1이고 SAR송신 요구가 0이거나 호스트CPU 요구와 SAR송신 요구가 모두 1이면 계속 호스트CPU 승낙을 1로하여 호스트CPU 승낙상태(S2)를 유지하고, SAR송신 요구 및 호스트CPU 요구가 모두 0이면 호스트CPU 승낙과 SAR송신을 모두 0으로 한 후 아이들 상태(S0)로 천이한다. 호스트CPU 승낙상태(S2)에서 SAR송신 요구가 1이고 호스트CPU 요구가 0이면 SAR송신을 1로하여 SAR송신의 억세스를 승낙한 후 SAR송신 승낙상태(S1)로 천이한다.

도 6B는 호스트CPU와 SAR수신부가 수신 콘트롤 메모리를 요구한 경우 수신 중재 상태기가 처리하는 상태 흐름을 도시한 것이다. 도 6B를 참조하면 수신중재 상태기는 송신중재 상태기와 동일한 알고리즘에 따라 처리하는 것을 알 수 있다.

즉, (0,0)-＞(0,0)는 호스트CPU와 SAR수신부로부터 콘트롤 메모리 요구신호가 없는 경우이고, 따라서 승낙신호도 없으며 아이들 상태(S0)를 계속 유지하게 된다.

아이들 상태(S0)에서 SAR수신부(220)가 수신 콘트롤 메모리 요구신호를 1하여 수신 콘트롤 메모리 억세스를 요구하면 수신 콘트롤 메모리 중재기(340)는 SAR수신 승낙을 1로하여 SAR수신부의 억세스를 승낙한 후 SAR수신 승낙상태(S1)로 천이한다((0,1)-＞(0,1)). 만일, 아이들 상태(S0)에서 호스트CPU와 SAR수신부가 동시에 억세스를 요구하면 SAR수신부에 우선권을 주어서 SAR수신부에게 억세스를 승낙한 후, SAR수신부 승낙상태(S1)로 천이한다((1,1)-＞(0,1)).

SAR수신 승낙상태(S1)에서 호스트CPU 요구가 0이고 SAR수신부 요구가 1이거나 호스트CPU 요구와 SAR수신 요구가 모두 1이면 계속 SAR수신 승낙을 1로하여 SAR수신 승낙상태(S1)를 유지하고, SAR수신 요구 및 호스트CPU 요구가 모두 0이면 호스트 승낙과 SAR수신 승낙을 모두 0으로 한 후 아이들 상태(S0)로 천이한다. SAR수신 승낙상태(S1)에서 호스트CPU 요구가 1이고 SAR수신요구가 0이면 호스트CPU 승낙을 1로하여 호스트CPU의 억세스를 승낙한 후 호스트CPU 승낙상태(S2)로 천이한다.

호스트CPU 승낙상태(S2)에서 호스트CPU 요구가 1이고 SAR수신 요구가 0이거나 호스트CPU 요구와 SAR수신 요구가 모두 1이면 계속 호스트CPU 승낙을 1로하여 호스트CPU 승낙상태(S2)를 유지하고, SAR수신 요구 및 호스트CPU 요구가 모두 0이면 호스트CPU 승낙과 SAR수신을 모두 0으로 한 후 아이들 상태(S0)로 천이한다. 호스트CPU 승낙상태(S2)에서 SAR수신 요구가 1이고 호스트CPU 요구가 0이면 SAR수신을 1로하여 SAR수신의 억세스를 승낙한 후 SAR수신 승낙상태(S1)로 천이한다.

이상에서 살펴본 바와 같이, 본 발명에 따른 콘트롤 메모리 중재기는 셋탑 유니트에서 SAR송신부, SAR수신부와 호스트CPU가 콘트롤 메모리를 억세스할 경우에 이를 효율적으로 중재하여 주므로써 충돌을 방지하여 데이터 전달을 용이하게 할 수 있는 효과가 있다.

Claims

호스트CPU가 패킷 메모리와 콘트롤 메모리를 억세스하여 송신 패킷을 SAR계층으로 전달하면, SAR송신부가 패킷 메모리의 송신 패킷을 ATM 셀로 분할하여 물리계층으로 전송하고, SAR수신부가 물리계층으로부터 수신된 ATM 셀을 재조립하여 패킷 메모리에 저장하도록 된 셋톱박스에 있어서,

호스트 CPU로부터 입력되는 어드레스를 디코딩하여 송신 콘트롤 메모리, 수신 콘트롤 메모리, CPU중재처리부를 선택하기 위한 칩선택신호를 제공하는 어드레스디코더(310);

상기 어드레스 디코더의 칩선택신호에 따라 활성화되면 호스트 CPU로부터 입력되는 송신 콘트롤 메모리 요구신호, 수신콘트롤 메모리 요구신호를 해당 메모리 중재기에 제공하고, 해당 메모리 중재기로부터 승낙신호가 입력되면 이를 호스트 CPU에 전달하는 CPU중재 처리부(320);

상기 CPU중재처리부로부터 입력되는 송신 콘트롤 메모리 요구신호와 상기 SAR송신부로부터 입력되는 송신 콘트롤 메모리 요구신호를 소정의 알고리즘에 따라 중재하여 호스트CPU 혹은 SAR송신부가 송신 콘트롤 메모리를 억세스하도록 승낙하는 송신 콘트롤 메모리 중재부(340); 및

상기 CPU중재처리부로부터 입력되는 수신 콘트롤 메모리 요구신호와 상기 SAR수신부로부터 입력되는 수신 콘트롤 메모리 요구신호를 소정의 알고리즘에 따라 중재하여 호스트CPU 혹은 SAR수신부가 수신 콘트롤 메모리를 억세스하도록 승낙하는 수신 콘트롤 메모리 중재부(330)를 구비한 것을 특징으로 하는 셋톱박스에서 콘트롤 메모리 중재장치.
제1항에 있어서, 상기 CPU중재 처리부(320)가 데이터 버스(H_D[16]∼H_D[21])에 연결되는 디플립플롭(323∼328)과, CPU 라이트시 상기 디플립플롭을 인에이블시키기 위한 라이트 인에이블부(322), CPU 리드시 상기 디플립플롭을 인에이블시키기 위한 리드 인에이블부(321)로 구성된 것을 특징으로 하는 셋톱박스에서 콘트롤 메모리 중재장치.
제1항에 있어서, 상기 송신 콘트롤 메모리 중재부(340)가 송신 콘트롤 메모리 사이클(S_/Ccycst)신호와 송신 콘트롤 메모리 다중화(S_Cmulr)신호를 논리합하여 송신 콘트롤 메모리 요구(S-req)신호를 발생하는 오아게이트(344)와, 호스트CPU에 의한 송신 콘트롤 메모리 요구(CM_Sreq)신호와 SAR송신부의 송신 콘트롤 메모리 요구(S_req)신호를 중재하여 CPU승락(CM_Sgrt)신호와 정합제어신호를 제공하는 송신 중재 상태기(342)와, 송신중재 상태기의 제어신호에 따라 송신 라이트(S_Wrt)신호, 송신 콘트롤 메모리 요구(S_Creq)신호, 송신 사이클(S_/Ccycst)신호, 송신 다중화(S_Cmulr)신호를 입력받아 데이터 응답(HCPU_/DSACK1)신호, SAR 송신 준비(SARA-SCrdy)신호, SAR송신 승낙(SARA-SCgrt)신호, CM-S_/CS, CM-S_/WE, CM-S_/OE신호를 제공하거나 H_/AS, H_/DS, H_/OE, H_/WE신호를 입력받아 HCPU_/DSACK1, SARA-SCrdy, SARA-SCgrt, CM-S_/CS, CM-S_/WE, CM-S_/OE신호를 제공하는 송신 콘트롤 메모리 정합부(346)로 구성된 것을 특징으로 하는 셋톱박스에서 콘트롤 메모리 중재장치.
제1항에 있어서, 상기 수신 콘트롤 메모리 중재부(330)가 수신 콘트롤 메모리 사이클(R_/Ccycst)신호와 수신 콘트롤 메모리 다중화(R_Cmulr)신호를 논리합하여 수신 콘트롤 메모리 요구(R_req)신호를 발생하는 오아게이트(334)와, 호스트CPU에 의한 수신 콘트롤 메모리 요구(CM_Rreq)신호와 SAR수신부에 의한 수신 콘트롤 메모리 요구(R_req)신호를 중재하여 CPU승락(CM_Rgrt)신호와 정합제어신호를 제공하는 수신중재 상태기(332), 수신 중재 상태기(332)의 제어신호에 따라 R_Wrt, R_Creq, R_/Ccycst, R_Cmulr신호를 입력받아 HCPU_/DSACK1, SARA-SCrdy, SARA-SCgrt, CM-S_/CS, CM-S_/WE, CM-S_/OE신호를 제공하거나 H_/AS, H_/DS, H_/OE, H_/WE신호를 입력받아 HCPU_/DSACK1, SARA-SCrdy, SARA-SCgrt, CM-S_/CS, CM-S_/WE, CM-S_/OE신호를 제공하는 수신 콘트롤 메모리 정합부(336)로 구성되는 것을 특징으로 하는 셋톱박스에서 콘트롤 메모리 중재장치.