KR100247905B1 - Cell addressing apparatus and its manufacture - Google Patents
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Abstract
본 발명은 반도체 메모리 장치와 같이 2차원 매트릭스 형태로 배열되어 있는 각 셀(cell)들을 개별적으로 어드레싱(addressing)하되 셀 선택용 트랜지스터등의 액티브 소자를 스위칭(switching)소자로 사용하지 않으면서 셀 어드레싱할 수 있는 장치 및 그 제조방법에 관한 것이며, 또한 상기 본 발명에 의한 셀 어드레싱 장치에 있어서 단락불량을 검출하는 방법에 관한 것으로서, 절연층상에 복수의 행 배선층과 열 배선층이 교차되어 형성된 2차원 매트릭스 형태의 셀 어드레싱 장치에 있어서, 상기 행 배선층과 열 배선층은 서로 반대되는 도전형의 불순물을 포함하는 폴리 실리콘으로 되어 있으며 행 배선층과 열 배선층간에 PN접합이 형성되어 있는 것을 특징으로 한다.According to the present invention, the cells are individually addressed in a two-dimensional matrix like a semiconductor memory device, and the cell addressing is performed without using an active element such as a cell selection transistor as a switching element. The present invention relates to a device capable of manufacturing the same and a method for manufacturing the same, and to a method for detecting a short circuit failure in the cell addressing device according to the present invention, wherein the two-dimensional matrix is formed by crossing a plurality of row wiring layers and a column wiring layer on an insulating layer. In the cell addressing apparatus of the aspect, the row wiring layer and the column wiring layer are made of polysilicon containing impurity conductive elements opposite to each other, and a PN junction is formed between the row wiring layer and the column wiring layer.
본 발명에 의하면 단위 셀에서 트랜지스터가 차지하고 있던 면적을 줄여줄 수 있기 때문에 반도체 메모리등의 대용량화와 고집적화가 더욱 급격히 이루어지게 된다.According to the present invention, since the area occupied by the transistor in the unit cell can be reduced, the capacity and the high integration of the semiconductor memory and the like are more rapidly achieved.
Description
제 1 도의 (a)는 종래의 DRAM 구조의 등가회로도이고,1A is an equivalent circuit diagram of a conventional DRAM structure,
(b)는 종래의 고저항부하형 SRAM 구조의 등가회로도임.(b) is an equivalent circuit diagram of a conventional high resistance load type SRAM structure.
제 2 도의 (a)는 본 발명에 의한 셀 어드레싱 장치의 조감도이고,2 (a) is a bird's eye view of the cell addressing device according to the present invention,
(b)는 본 발명에 의한 셀 어드레싱 장치의 단면도이며,(b) is a sectional view of a cell addressing device according to the present invention,
(c)는 본 발명에 의한 셀 어드레싱 장치의 등가회로도.(c) is an equivalent circuit diagram of a cell addressing device according to the present invention;
제 3 도의 본 발명에 의한 셀 어드레싱 장치에 있어서 단락불량 검출방법을 설명하기 위해 나타낸 단면도.3 is a cross-sectional view for explaining a short circuit failure detection method in the cell addressing apparatus according to the present invention.
본 발명은 셀 어드레싱 장치 및 그 제조방법에 관한 것으로서, 특히 반도체 메모리 장치와 같이 2차원 매트릭스 형태로 배열되어 있는 각 셀(cell)들을 개별적으로 어드레싱(addressing)하되 셀 선택용 트랜지스터등의 액티브 소자를 스위칭(switching)소자로 사용하지 않으면서 셀 어드레싱할 수 있는 장치 및 그 제조방법에 관한 것이다. 또한 상기 본 발명에 의한 셀 어드레싱 장치에 있어서 단락불량을 검출하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cell addressing device and a method of manufacturing the same, and particularly to addressing each cell arranged in a two-dimensional matrix form such as a semiconductor memory device. The present invention relates to an apparatus capable of cell addressing without using as a switching element and a method of manufacturing the same. The present invention also relates to a method for detecting a short circuit failure in the cell addressing apparatus according to the present invention.
일반적으로 반도체 메모리의 기본단위는 메모리 셀이라고 불리며 1개가 1비트에 대응하고 있다. 메모리는 많은 메모리 셀을 규칙적으로 X,Y방향에 배열해서 그 주변에 제어용 주변회로를 형성한 것이다. 메모리 셀을 규칙적으로 매트릭스 상태로 배열한 부분을 메모리 셀 어레이라고 부르며 이 부분이 칩 면적의 상당부분을 차지하게 된다. 각 메모리 셀은 워드-라인이라 불리는 행방향 신호선과 비트-라인이라고 불리는 열방향 신호선의 쌍방을 선택함으로써 선택되어질 수 있다.Generally, the basic unit of a semiconductor memory is called a memory cell and one corresponds to one bit. In memory, many memory cells are regularly arranged in the X and Y directions to form peripheral circuits for control. The part where memory cells are arranged in a matrix regularly is called a memory cell array, and this part takes up a large part of the chip area. Each memory cell can be selected by selecting both of a row signal line called a word-line and a column signal line called a bit-line.
제1도의 (a)는 종래의 일반적인 1 MOS 트랜지스터 DRAM(Dynamic Random Access Memory)의 등가 회로도를 나타낸 것이다. 예를들어 1M 비트 DRAM의 경우에는 220개의 메모리 셀이 있으므로 모든 셀을 독립적으로 선택할 수 있게하기 위해서는 행방향과 열방향을 합해서 20개의 어드레스 신호라고 불리우는 메모리 셀 선택용 신호가 필요하게 된다. 이러한 메모리 셀 선택용 신호에 대하여 각 셀내에는 2개이상의 셀이 동시에 어드레싱되는 것을 방지해주기 위해 억세스(access) 트랜지스터라고 불리는 스위칭 트랜지스터가 구비되어 있어 지정된 셀의 트랜지스터만 온(on)되어 같이 구성되어 있는 캐퍼시터에 축적되는 전하에 의해 메모리 셀의 정보기억이 이루어 진다.FIG. 1A shows an equivalent circuit diagram of a conventional general 1 MOS transistor DRAM (Dynamic Random Access Memory). For example, in the case of 1M bit DRAM, since there are 2 20 memory cells, in order to be able to select all the cells independently, a memory cell selection signal called 20 address signals in a row and column direction is required. For the memory cell selection signal, a switching transistor called an access transistor is provided in each cell to prevent two or more cells from being addressed at the same time. Only transistors of a specified cell are turned on and configured together. Information stored in the memory cell is generated by the charge accumulated in the capacitor.
제1도의 (b)는 종래의 고저항 부하형 SRAM(Static Random Access Memory)의 등가회로도를 나타낸 것이다.FIG. 1 (b) shows an equivalent circuit diagram of a conventional high resistance load type static random access memory (SRAM).
상기 그림에서 보여지듯이 SRAM의 메모리 셀에는 2개의 스위칭 트랜지스터와 부하에 2개의 고저항이 사용된 1개의 플립 플롭(Flip Flop)회로로 구성되어 있다. 기억정보는 2개의 스위칭 트랜지스터에 의해 선택된 셀의 플립 플롭회로의 입,출력단자간의 전압차로서 보존된다.As shown in the figure above, a memory cell of an SRAM consists of two switching transistors and one flip-flop circuit using two high resistances for a load. The stored information is stored as the voltage difference between the input and output terminals of the flip-flop circuit of the cell selected by the two switching transistors.
이상에서 살펴본 바에 의하면 반도체 메모리에서는 메모리 셀 어레이가 칩면적의 대부분을 차지하고 있기 때문에 메모리의 대용량화, 고집적화를 위해서는 메모리 셀의 면적감소가 매우 중요하게 된다. 그러나 상기 제1도의 (a),(b)에서 살펴본 것처럼 DRAM, SRAM등으로 대표되는 종래의 반도체 메모리는 2차원 매트릭스 형태로 구성되어 있는 각 셀들을 어드레싱하기 위하여 MOS 트랜지스터등의 스위칭 소자를 수반하고 있기 때문에 셀 면적을 감소시키는데 일정한 한계가 따르게 된다.As described above, since the memory cell array occupies most of the chip area in the semiconductor memory, it is very important to reduce the area of the memory cell in order to increase the capacity and high integration of the memory. However, as shown in (a) and (b) of FIG. 1, a conventional semiconductor memory represented by DRAM, SRAM, etc., involves a switching element such as a MOS transistor to address each cell composed of a two-dimensional matrix. As a result, certain limits are imposed on reducing the cell area.
한편 2차원 매트릭스 형태로 배열되어 있는 각 화소들을 선택하기 위하여 TFT(Thin Film Transister), MIM(Metal Insulator Metal)등의 스위칭 소자를 사용하고 있는 LCD(Liquid Crystal Display)등의 평판표시장치나 고체촬상장치(solid state image sensor)등에서는 이들 스위칭소자가 화소(pixel)면적의 일부를 잠식함에 따라 개구율을 감소시킬뿐만 아니라 상기의 반도체 메모리에서와 같은 동일한 한계가 따르게 된다.On the other hand, a solid-state image or a flat panel display such as an LCD (Liquid Crystal Display) using switching elements such as TFT (Thin Film Transister) and MIM (Metal Insulator Metal) to select each pixel arranged in a 2D matrix form. In a solid state image sensor or the like, as these switching elements erode part of the pixel area, not only the aperture ratio is reduced but also the same limitations as in the above-described semiconductor memory are followed.
따라서 본 발명의 목적은 상기 종래 기술에서 셀 면적의 상당부분을 차지하고 있는 스위칭 트랜지스터를 사용하지 않고 2차원 매트릭스 형태로 구성된 반도체 메모리 셀이나 화소 어레이에서 각 셀등을 어드레싱할 수 있는 셀 어드레싱 장치 및 그 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a cell addressing device capable of addressing each cell and the like in a semiconductor memory cell or a pixel array configured in a two-dimensional matrix without using a switching transistor that occupies a substantial portion of the cell area in the prior art, and fabrication thereof. In providing a method.
또한 본 발명의 또다른 목적은 본 발명에 의한 상기 어드레싱 장치에 있어서 특정부위에 발생하는 단락불량을 찾아낼 수 있는 방법을 제공하는 것이다.It is still another object of the present invention to provide a method capable of detecting a short circuit defect occurring in a specific portion of the addressing apparatus according to the present invention.
상기의 목적을 달성하기 위한 본 발명에 의한 셀 어드레싱 장치는 절연층상에 복수의 행 배선층과 열 배선층이 교차되어 형성된 2차원 매트릭스 형태의 셀 어드레싱 장치에 있어서, 상기 행 배선층과 열 배선층은 서로 반대되는 도전형의 불순물을 포함하는 폴리 실리콘으로 되어 있으며 행 배선층과 열 배선층간에 PN접합이 형성되어 있는 것을 특징으로 한다.A cell addressing device according to the present invention for achieving the above object is a cell addressing device of a two-dimensional matrix type formed by crossing a plurality of row wiring layers and a column wiring layer on an insulating layer, wherein the row wiring layer and the column wiring layer are opposite to each other. It is made of polysilicon containing a conductive impurity and is characterized in that a PN junction is formed between the row wiring layer and the column wiring layer.
상기의 목적을 달성하기 위한 본 발명에 의한 셀 어드레싱 장치의 제조방법은 절연층상에 복수의 행 배선층과 열 배선층이 교차되어 형성된 2차원 매트릭스 형태의 셀 어드레싱 장치의 제조방법에 있어서, 절연층상에 제1전도형 불순물이 포함된 폴리 실리콘으로 이루어진 복수의 행 배선층을 형성시켜 주는 제1공정과, 상기 행 배선층상에 제2전도형 불순물이 포함된 폴리 실리콘으로 이루어진 복수의 열 배선층을 형성시켜 주는 제2공정과, 상기 결과물을 어닐링시켜 상기 행 배선층과 열 배선층간에 PN접합을 형성시켜 주는 제3공정을 포함하여 이루어지는 것을 특징으로 한다.A method for manufacturing a cell addressing device according to the present invention for achieving the above object is a method for manufacturing a cell addressing device of a two-dimensional matrix type formed by crossing a plurality of row wiring layers and a column wiring layer on an insulating layer. A first step of forming a plurality of row wiring layers made of polysilicon containing one conductivity type impurity, and a method of forming a plurality of column wiring layers made of polysilicon containing a second conductivity type impurity on the row wiring layer And a third step of annealing the resultant to form a PN junction between the row wiring layer and the column wiring layer.
이하 본 발명의 원리가 구체화된 실시예를 첨부한 제2도의 (a)-(c)와 제3도를 참조하여 상세히 설명하겠다.Hereinafter, the present invention will be described in detail with reference to FIGS. 2A to 3C and FIGS. 2A to 3C.
(a)는 본 발명에 의한 셀 어드레싱 장치의 조감도로서, 절연층상에 복수의 행 배선층(11)과 복수의 열배선층(12)이 2차원 매트릭스 형태로 구성되어 있는 것을 나타낸다.(a) is a bird's-eye view of the cell addressing apparatus which concerns on this invention, and shows that the several row wiring layer 11 and the several column wiring layer 12 are comprised in the form of a two-dimensional matrix on the insulating layer.
(b)도는 본 발명에 의한 셀 어드레싱 장치의 부분 단면도이다. 부호(20)은 절연층으로서 산화막이며, (21)은 N형 또는 P형 불순물이 주입된 폴리 실리콘으로 이루어진 행 배선층이며, (22)는 상기 행 배선층(21)과 반대 전도형의 불순물이 주입된 폴리 실리콘으로 이루어진 열 배선층이며, (23)은 서로 반대되는 전도형의 불순물에 의해 형성되는 PN접합 부분이다. 이하 상기 장치의 제조방법을 살펴보면 다음과 같다.(b) is a fragmentary sectional view of the cell addressing apparatus according to the present invention. Reference numeral 20 is an oxide film as an insulating layer, 21 is a row wiring layer made of polysilicon implanted with N-type or P-type impurities, and 22 is an impurity of opposite conductivity type to the row wiring layer 21. The thermal wiring layer is made of polysilicon, and (23) is a PN junction portion formed by impurities of opposite conductivity type. Looking at the manufacturing method of the device as follows.
우선, 2차원 매트릭스 형태로 형성되어 있는 반도체 메모리 셀 어레이 상에 복수의 행 배선층과 열 배선층이 형성될 부분의 하부에 절연 목적의 산화막(20)을 형성시켜 준다. 이어서 상기 셀 어레이의 전면에 폴리 실리콘층을 도포하고 N형 또는 P형 불순물을 주입한 후 통상의 사진 식각기술을 이용하여 상기 폴리 실리콘층의 일부를 식각시켜 일정한 간격을 유지한 채 소정의 폭을 지니는 행 배선층(21)을 형성시켜 준다. 이어서 상기 행 배선층(21)이 형성된 셀 어레이 전면에 폴리 실리콘층을 도포하고 상기 행 배선층(21)에 주입된 불순물과 반대 전도형의 불순물을 주입한 후 역시 통상의 사진 식각기술을 이용하여 상기 폴리 실리콘층의 일부를 식각시켜 일정한 간격을 유지한 채 소정의 폭을 지니는 열 배선층(22)을 형성시켜 준다. 이어서 상기의 결과물을 고온에서 어닐링시켜주면 상기 행 배선층(21)과 열 배선층(22)간에 서로 반대되는 전도형의 불순물의 상호 확산에 의해 PN접합층(23)이 형성되어 진다.First, an oxide film 20 for insulation purposes is formed under a portion where a plurality of row wiring layers and column wiring layers are to be formed on a semiconductor memory cell array formed in a two-dimensional matrix. Subsequently, a polysilicon layer is applied to the entire surface of the cell array, and an N-type or P-type impurity is implanted, and then a portion of the polysilicon layer is etched using a conventional photolithography technique to maintain a predetermined width at a predetermined interval. The line has a row wiring layer 21 formed thereon. Subsequently, a polysilicon layer is coated on the entire surface of the cell array in which the row wiring layer 21 is formed, and impurities of opposite conductivity type to the impurities injected into the row wiring layer 21 are also injected. A portion of the silicon layer is etched to form a thermal wiring layer 22 having a predetermined width while maintaining a predetermined interval. Subsequently, when the resultant is annealed at a high temperature, the PN junction layer 23 is formed between the row interconnection layer 21 and the column interconnection layer 22 by mutual diffusion of impurities of opposite conductivity type to each other.
(c)도는 상기 방법에 의해 제조된 셀 어드레싱 장치의 전기적인 등가회로도를 나타낸 것이다. 상기 (b)도의 PN접합층(23)을 PN 다이오드로 나타내었다.(c) shows an electrical equivalent circuit diagram of the cell addressing device manufactured by the above method. The PN junction layer 23 in (b) is shown as a PN diode.
이상의 제2도 (a)-(c)에서 설명된 본 발명에 의한 셀 어드레스 장치에 따르면, 종래의 일반적인 셀 어드레싱 장치에 수반되는 셀 선택용 스위칭 트랜지스터 없이 PN다이오드의 스위칭 특성을 이용하여 2차원 매트릭스 형태의 셀 어레이에서 원하는 셀을 어드레싱할 수 있게 된다. 또한 본 발명에 의하면 단위 셀에서 트랜지스터가 차지하고 있던 면적을 줄여줄 수 있기 때문에 반도체 메모리의 대용량화와 고집적화가 더욱 급격히 이루어지게 된다.According to the cell address device according to the present invention described in FIGS. 2 (a)-(c) above, a two-dimensional matrix using switching characteristics of a PN diode without a cell selection switching transistor associated with a conventional cell addressing device. In the cell array of the type it is possible to address the desired cells. In addition, according to the present invention, since the area occupied by the transistor in the unit cell can be reduced, the capacity and the high integration of the semiconductor memory are more rapidly achieved.
한편 본 발명은 상기의 실시예에 나타난 반도체 메모리 장치에만 국한되지 않는다. 즉 2차원 매트릭스 형태로 배열되어 있는 화소(pixel) 어레이에서 특정의 화소를 지정하기 위해 트랜지스터등 별도의 스위칭 소자를 수반하는 있는 액정 표시장치등의 평판 표시 장치나 MOS형 고체 촬상 장치등에도 본 발명이 적용될 수 있다.Meanwhile, the present invention is not limited to the semiconductor memory device shown in the above embodiment. That is, the present invention also applies to a flat panel display device such as a liquid crystal display device having a separate switching element such as a transistor to designate a particular pixel in a pixel array arranged in a two-dimensional matrix form, or a MOS type solid-state imaging device. This can be applied.
한편 본 발명의 또다른 목적인 본 발명에 의한 상기 셀 어드레싱 장치에 있어서 절연층에서의 단락(short)불량을 정확히 찾아낼 수 있는 검출방법을 제3도를 참조하여 설명하면 다음과 같다.On the other hand, in the cell addressing apparatus according to the present invention, which is another object of the present invention, a detection method capable of accurately detecting a short defect in the insulating layer will be described with reference to FIG.
우선 모든 행 배선층에 순서대로 전압을 가하여 행 배선층과 절연 산화막 하부에 있는 기판간에 누설전류가 나타나는 행 배선층을 확인한다. 제3도는 누선전류가 나타나는 행 배선층의 단면도를 나타낸 것이다. 제3도에서 부호 (30)은 산화막이며, (31)은 P형 또는 N형 폴리 실리콘으로 된 행 배선층이며, (32)는 상기 행 배선층(31)과 반대되는 전도형의 불순물이 주입된 열 배선층이며, (33)은 PN 접합층이며, (34)는 상기 산화막(30)에서 핀홀(pinhole)등에 의해 상기 행 배선층(31)과 상기 산화막(30)의 하부에 놓인 기판과의 사이에서 단락이 발생한 단락불량 지역을 나타내며, (35)는 PN접합의 공핍층을 나타낸다.First, voltages are applied to all the row wiring layers in order to check the row wiring layer in which the leakage current appears between the row wiring layer and the substrate under the insulating oxide film. 3 is a cross-sectional view of the row wiring layer in which the leakage current is shown. In Fig. 3, reference numeral 30 denotes an oxide film, 31 denotes a row wiring layer made of P-type or N-type polysilicon, and 32 denotes a column into which an impurity of a conductivity type opposite to the row wiring layer 31 is injected. 33 is a PN junction layer, and 34 is a short circuit between the row wiring layer 31 and a substrate underlying the oxide film 30 by pinholes or the like in the oxide film 30. Indicates a short-circuit defect area that occurred, and (35) indicates a depletion layer of a PN junction.
이어서 누설전류가 발생한 행 배선층(31)의 양 단에 전압을 가한 상태에서 행 배선층(31)의 양 단쪽의 두 열 배선층(32)에 반대의 전압을 가한다. 이때 행 배선층(31)과 열 배선층(32)과의 교점부근에 형성된 PN접합(33)의 공핍층(35)이 상기 행 배선층(31)의 두께보다 커지도록 전압을 가하여 유지시킨다. 이때 형성된 공핍층(35)의 동작으로 인하여 누설 전류가 사라지게 된다.Subsequently, in a state where voltage is applied to both ends of the row wiring layer 31 in which the leakage current has occurred, opposite voltages are applied to the two column wiring layers 32 at both ends of the row wiring layer 31. At this time, a voltage is applied to keep the depletion layer 35 of the PN junction 33 formed near the intersection between the row wiring layer 31 and the column wiring layer 32 larger than the thickness of the row wiring layer 31. At this time, the leakage current disappears due to the operation of the formed depletion layer 35.
이어서 전압을 안쪽의 열 배선층으로 차례로 옮기면서 가해주면 누설전류가 다시 나타나는 열 배선층을 확인한다. 이때 누설전류가 다시 나타는 열 배선층의 바로 전에 전압을 가해준 열 배선층과 상기 행 배선층의 교차점 하부에 단락 불량지역이 있음을 알 수 있게 된다.Then, transfer voltage to the inner thermal wiring layer in turn and check the thermal wiring layer where leakage current reappears. At this time, it can be seen that there is a short-circuit defective area under the intersection point of the column wiring layer and the row wiring layer to which the voltage is applied immediately before the column wiring layer where the leakage current reappears.
상기 단락불량지역 검출방법은 넓은 면적의 산화막에서 단락불량 지역을 간단하고도 정확하게 확인할 수 있는 방법이다.The short-circuit defective area detection method is a method to easily and accurately identify the short-circuit defective area in the oxide film of a large area.
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| KR100247905B1 true KR100247905B1 (en) | 2000-05-01 |
Family
ID=19342521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920020681A KR100247905B1 (en) | 1992-11-05 | 1992-11-05 | Cell addressing apparatus and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100247905B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11500027B2 (en) | 2018-07-04 | 2022-11-15 | Lg Energy Solution, Ltd. | Method and apparatus for testing secondary battery internal short and secondary battery used therefor |
-
1992
- 1992-11-05 KR KR1019920020681A patent/KR100247905B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11500027B2 (en) | 2018-07-04 | 2022-11-15 | Lg Energy Solution, Ltd. | Method and apparatus for testing secondary battery internal short and secondary battery used therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012557A (en) | 1994-06-23 |
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