KR100247485B1

KR100247485B1 - A frame phase aligner using memory device

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Publication number: KR100247485B1
Application number: KR1019970064098A
Authority: KR
Inventors: 고정훈; 이유경; 김효중
Original assignee: 이계철; 한국전기통신공사; 정선종; 한국전자통신연구원
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 2000-03-15
Also published as: KR19990043112A

Abstract

본 발명은 클럭원이 다른 입력신호를 수신장치의 내부에서 사용하는 클럭원에 위상정렬시키는 프레임 위상 정렬기에 관한 것이며, 기억장치를 사용하여 소자의 과용을 줄이고, 또한 직/병렬 및 병/직렬 변환 과정이 필요 없이 임의의 프레임 위상 정렬기의 한계치에 쉽게 적용할 수 있는 프레임 위상 정렬기를 제공하고자 한다. 이를 위하여 본 발명의 프레임 위상 정렬기는 외부로부터 주기적으로 입력되는 제1 프레임 펄스, 입력데이터 및 상기 두 신호에 동기된 제1 클럭; 상기 제1 클럭을 입력 받아 쓰기 어드레스 신호를 생성하는 쓰기 어드레스 발생수단; 상기 쓰기 어드레스 신호에 제어 받아 상기 입력데이터를 기억 수단에 기록하도록 하는 쓰기 디코딩 수단; 상기 쓰기 디코딩 수단에 제어 받아 상기 입력데이터를 저장하는 상기 기억 수단; 수신장치 내부 신호인 제2 프레임 펄스를 프레임 위상 정렬기의 임의의 허용한계에 맞추기 위하여, 상기 제2 프레임 펄스에 동기된 수신장치 내부 신호인 제2 클럭을 임의의 클럭주기 만큼 지연시켜 제3 프레임 펄스를 생성하는 지연 수단; 상기 제3 프레임 펄스에 의해 주기적으로 그 출력이 초기화되고, 상기 제2 클럭을 입력 받아 읽기 어드레스 신호를 생성하는 읽기 어드레스 발생 수단; 및 상기 읽기 어드레스 발생 수단에 제어 받아 상기 기억 수단에 저장된 데이터를 읽어 내도록 하는 읽기 디코딩 수단을 포함하여 이루어진다.The present invention relates to a frame phase aligner for phase-aligning an input signal having a different clock source to a clock source used inside a receiving apparatus. The present invention uses a memory device to reduce the overuse of elements, and also converts serial / parallel and parallel / serial conversions. It is intended to provide a frame phase aligner that can be easily applied to the limits of any frame phase aligner without the need for a procedure. To this end, the frame phase aligner of the present invention includes: a first frame pulse periodically input from the outside, a first clock synchronized with the input data, and the two signals; Write address generating means for receiving the first clock and generating a write address signal; Write decoding means for controlling the write address signal to write the input data to a storage means; The storage means for controlling the write decoding means and storing the input data; In order to match the second frame pulse, which is an internal signal of the receiver, to an arbitrary limit of the frame phase aligner, the second clock, which is an internal signal of the receiver, synchronized with the second frame pulse, is delayed by an arbitrary clock period to make a third frame. Delay means for generating a pulse; Read address generating means for periodically initializing the output by the third frame pulse and generating a read address signal by receiving the second clock; And read decoding means controlled by the read address generating means to read data stored in the storage means.

Description

Frame Phase Aligner with Storage

본 발명은 데이터 통신 분야에 관한 것으로, 특히 클럭원이 다른 입력신호를 수신장치의 내부에서 사용하는 클럭원에 위상정렬시키는 프레임 위상 정렬기에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of data communications, and more particularly, to a frame phase aligner for phase-aligning an input signal having a different clock source to a clock source used inside a receiving apparatus.

일반적으로, 동기식 디지털 계위(SDH; Synchronous Digital Hierarchy)를 따르는 전송장치는 하나의 동기된 클럭을 사용한다. 그러나, 장치간의 전송지연 또는 내부에서 재생된 클럭의 사용으로 인하여 실제적으로는 장치간의 클럭 위상차, 또는 지연이 발생한다. 이들 클럭 위상차 또는 지연을 보상하기 위하여 통상적으로 수신장치의 입력부에 프레임 위상 정렬기를 사용한다.In general, a transmitter that conforms to the Synchronous Digital Hierarchy (SDH) uses one synchronized clock. However, due to transmission delay between devices or use of a clock reproduced internally, a clock phase difference or delay between devices actually occurs. A frame phase aligner is typically used at the input of the receiver to compensate for these clock phase differences or delays.

통상적인 프레임 위상 정렬기는 프레임 펄스, 입력데이터 및 이에 동기된 클럭을 이용하여 낮은 동작속도로 직/병렬 변환하여, 병렬동작함으로 얻어질 수 있는 시간의 여유를 이용하여 병렬동작의 한 주기 내에 수신장치 내부에서 사용하는 클럭으로 레지스터에 저장된 병렬신호를 읽어가서 이를 다시 병/직렬 변환하는 방법을 이용한다.A typical frame phase aligner uses a frame pulse, input data, and a clock synchronized with it to convert the serial / parallel at a low operating speed, and then, within a period of parallel operation, uses a margin of time that can be obtained by parallel operation. The internal clock reads the parallel signals stored in the register and converts them back into parallel / serial conversion.

첨부된 도면 도 1은 종래의 프레임 위상 정렬기의 블록도를 나타낸 것으로, 이하 이를 참조하여 종래기술 및 그 문제점을 살펴본다.1 is a block diagram illustrating a conventional frame phase aligner, which will be described below with reference to the related art.

우선, 수신장치는 제1 클럭 CLK#1에 동기된 입력데이터 Din 및 제1 프레임 펄스 FP #1을 수신한다. 수신된 신호에 대한 위상정렬 한계치를 고려하여 직/병렬 변환기(11)는 입력 데이터를 낮은 동작속도를 가지는 병렬신호로 변환하여 출력한다. 이때, 직/병렬 변환 시간의 조정은 제1 프레임 펄스 FP #1에 의하여 출력신호가 초기화되고 제1 클럭 CLK #1의 주기로 계수하여 정해진 시간에 한 클럭 주기로 발생하는 펄스발생기(14)의 출력펄스를 사용한다.First, the receiving device receives the input data Din and the first frame pulse FP # 1 synchronized with the first clock CLK # 1. In consideration of the phase alignment limit of the received signal, the serial / parallel converter 11 converts the input data into a parallel signal having a low operation speed and outputs the same. At this time, the adjustment of the serial / parallel conversion time is the output pulse of the pulse generator 14 which is initialized by the first frame pulse FP # 1, counted by the period of the first clock CLK # 1, and generated in one clock period at a predetermined time. Use

직/병렬 변환기(11)의 출력신호는 병렬 레지스터(12)에 저장된다. 병렬레지스터(12)에 저장된 병렬데이터는 병/직렬변환기(13)에 의해 직렬데이터로 변환되어 출력데이터 Dout로 출력된다. 이때, 병/직렬 변환 시간의 조정은 제2 프레임 펄스 FP #2에 의하여 출력신호가 초기화되고 제2 클럭 CLK #2의 주기로 계수하여 정해진 시간에 한 클럭 주기로 발생하는 펄스발생기(16)의 출력펄스를 사용한다.The output signal of the serial / parallel converter 11 is stored in the parallel register 12. The parallel data stored in the parallel register 12 is converted into serial data by the parallel / serial converter 13 and output to the output data Dout. At this time, the adjustment of the parallel / serial conversion time is the output pulse of the pulse generator 16 which is initialized by the second frame pulse FP # 2, counted by the period of the second clock CLK # 2, and is generated in one clock period at a predetermined time. Use

제2 프레임 펄스 FP #2는 프레임 위상정렬 과정에서 입력데이터 Din이 지연되어 출력되는 만큼 지연장치(15)에 의해 지연되어 출력 프레임 펄스 FPout로 출력된다.The second frame pulse FP # 2 is delayed by the delay device 15 and outputted to the output frame pulse FPout as the input data Din is delayed and output in the frame phase alignment process.

상기한 바와 같은 종래의 프레임 위상 정렬기는 그의 한계치를 감당할 수 있는 만큼의 낮은 동작속도로의 직/병렬 및 병/직렬 변환 과정이 필요하게 되고, 프레임 위상 정렬기의 한계치가 큰 값이 될 경우에는 이에 맞추기 위하여 아주 낮은 동작속도로의 직/병렬 및 병/직렬 변환 과정, 또는 병렬레지스터의 수를 늘려야하므로 소자의 과용을 초래할 수 있는 단점이 있었다.As described above, the conventional frame phase aligner requires a process of serial / parallel and parallel / serial conversion at a low operating speed that can withstand its limit, and when the limit of the frame phase aligner becomes a large value, In order to meet this problem, it is necessary to increase the number of parallel / parallel / serial conversion processes or parallel registers at very low operating speeds, resulting in overuse of devices.

상기와 같은 단점을 해결하기 위하여 안출된 본 발명은, 기억장치를 사용하여 소자의 과용을 줄이고, 또한 직/병렬 및 병/직렬 변환 과정이 필요 없이 임의의 프레임 위상 정렬기의 한계치에 쉽게 적용할 수 있는 프레임 위상 정렬기를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention devised to solve the above disadvantages reduces the device overuse by using a memory device, and can be easily applied to the limits of any frame phase aligner without the need for a serial / parallel and parallel / serial conversion process. Its purpose is to provide a frame phase aligner.

도 1은 종래의 프레임 위상 정렬기의 블록도.1 is a block diagram of a conventional frame phase aligner.

도 2는 본 발명의 일실시예에 따른 프레임 위상 정렬기의 블록도.2 is a block diagram of a frame phase aligner in accordance with an embodiment of the present invention.

도 3은 도 2에 도시된 프레임 위상 정렬기의 예시적인 타이밍도.3 is an exemplary timing diagram of the frame phase aligner shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 쓰기 디코더 22 : 기억장치21: write decoder 22: storage device

23 : 읽기 디코더 24 : 쓰기 어드레스 발생기23: read decoder 24: write address generator

25 : 지연장치 26 : 읽기 어드레스 발생기25: delay device 26: read address generator

Din : 입력데이터 Dout : 출력데이터Din: Input Data Dout: Output Data

FP #1 : 제1 프레임 펄스 FP #2 : 제2 프레임 펄스FP # 1: first frame pulse FP # 2: second frame pulse

FP #3 : 제3 프레임 펄스 FPout : 출력 프레임 펄스FP # 3: third frame pulse FPout: output frame pulse

CLK #1 : 제1 클럭 CLK #2 : 제2 클럭CLK # 1: first clock CLK # 2: second clock

상기 목적을 달성하기 위하여 본 발명의 프레임 위상 정렬기는 외부로부터 주기적으로 입력되는 제1 프레임 펄스, 입력데이터 및 상기 두 신호에 동기된 제1 클럭; 상기 제1 클럭을 입력 받아 쓰기 어드레스 신호를 생성하는 쓰기 어드레스 발생수단; 상기 쓰기 어드레스 신호에 제어 받아 상기 입력데이터를 기억 수단에 기록하도록 하는 쓰기 디코딩 수단; 상기 쓰기 디코딩 수단에 제어 받아 상기 입력데이터를 저장하는 상기 기억 수단; 수신장치 내부 신호인 제2 프레임 펄스를 프레임 위상 정렬기의 임의의 허용한계에 맞추기 위하여, 상기 제2 프레임 펄스에 동기된 수신장치 내부 신호인 제2 클럭을 임의의 클럭주기 만큼 지연시켜 제3 프레임 펄스를 생성하는 지연 수단; 상기 제3 프레임 펄스에 의해 주기적으로 그 출력이 초기화되고, 상기 제2 클럭을 입력 받아 읽기 어드레스 신호를 생성하는 읽기 어드레스 발생 수단; 및 상기 읽기 어드레스 발생 수단에 제어 받아 상기 기억 수단에 저장된 데이터를 읽어 내도록 하는 읽기 디코딩 수단을 포함하여 이루어진다.In order to achieve the above object, the frame phase aligner of the present invention includes a first frame pulse, input data and a first clock synchronized with the two signals periodically input from the outside; Write address generating means for receiving the first clock and generating a write address signal; Write decoding means for controlling the write address signal to write the input data to a storage means; The storage means for controlling the write decoding means and storing the input data; In order to match the second frame pulse, which is an internal signal of the receiver, to an arbitrary limit of the frame phase aligner, the second clock, which is an internal signal of the receiver, synchronized with the second frame pulse, is delayed by an arbitrary clock period to make a third frame. Delay means for generating a pulse; Read address generating means for periodically initializing the output by the third frame pulse and generating a read address signal by receiving the second clock; And read decoding means controlled by the read address generating means to read data stored in the storage means.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

첨부된 도면 도 2는 본 발명의 일실시예에 따른 프레임 위상 정렬기를 도시한 것으로, 본 발명의 바람직한 실시예를 나타낸 것이다.2 shows a frame phase aligner according to an embodiment of the present invention, and shows a preferred embodiment of the present invention.

도면에 도시된 바와 같이, 본 발명의 프레임 위상 정렬기는 쓰기 디코더(21), 기억장치(22), 읽기 디코더(23), 쓰기 어드레스 발생기(24), 지연장치(25) 및 읽기 어드레스 발생기(26)로 구성되어 있다.As shown in the figure, the frame phase aligner of the present invention is a write decoder 21, a storage device 22, a read decoder 23, a write address generator 24, a delay device 25 and a read address generator 26. It consists of).

쓰기 디코더(21)는 쓰기 어드레스 발생기(24)로부터 출력된 어드레스 신호의 제어에 의해 입력데이터 Din을 기억장치(22)의 특정 어드레스에 쓰도록 한다.The write decoder 21 causes the input data Din to be written to a specific address of the storage device 22 by the control of the address signal output from the write address generator 24.

기억장치(22)는 쓰기 디코더(21)의 출력신호를 일시 저장하며, 읽기 디코더(23)의 제어에 의해 저장되어 있는 신호를 출력한다.The storage device 22 temporarily stores the output signal of the write decoder 21, and outputs the signal stored under the control of the read decoder 23.

읽기 디코더(23)는 읽기 어드레스 발생기(26)로부터 출력된 어드레스 신호의 제어에 의해 기억장치(22)의 특정 어드레스에 저장되어 있는 데이터를 읽어 출력데이터 Dout로 출력한다.The read decoder 23 reads out the data stored at the specific address of the storage device 22 and outputs it to the output data Dout under the control of the address signal output from the read address generator 26.

쓰기 어드레스 발생기(24)는 외부에서 입력되는 제1 프레임 펄스 FP #1에 의해서 그 출력이 초기화되고, 제1 클럭 CLK #1의 주기로 출력이 '1'씩 증가(increment)하는 더하기 계수기로서, 그 출력은 쓰기 디코더(21)에 제공되어, 쓰기 디코더(21)의 출력을 제어하게 된다.The write address generator 24 is an addition counter in which the output thereof is initialized by an externally input first frame pulse FP # 1, and the output increments by '1' in the period of the first clock CLK # 1. The output is provided to the write decoder 21 to control the output of the write decoder 21.

지연장치(25)는 수신장치 내부에서 사용하는 제2 프레임 펄스 FP #2를 수신장치 내부에서 사용하는 제2 클럭 CLK #2를 이용하여 기억장치의 용량의 1/2 만큼 지연시킴으로써 기억장치(22)에서 쓰기 및 읽기 동작이 동시에 일어나지 않도록 해주며, 그 출력은 읽기 어드레스발생기(26)의 출력을 초기화시키기 위하여 사용된다.The delay device 25 delays the second frame pulse FP # 2 used inside the receiver by 1/2 of the capacity of the storage device using the second clock CLK # 2 used inside the receiver. The write and read operations are prevented from occurring at the same time, and the output is used to initialize the output of the read address generator 26.

읽기 어드레스 발생기(26)는 지연장치(25)의 출력신호인 제3 프레임 펄스 FP #3에 의해서 출력이 초기화되고, 수신장치 내부에서 사용하는 제2 클럭 CLK #2의 주기로 출력이 '1'씩 증가하는 더하기 계수기로서, 이의 출력은 읽기 디코더(23)에 제공되어, 읽기 디코더(23)의 출력을 제어하게 된다.The read address generator 26 has an output initialized by the third frame pulse FP # 3, which is an output signal of the delay device 25, and outputs by '1' in a cycle of the second clock CLK # 2 used in the receiver. As an increasing addition counter, its output is provided to the read decoder 23 to control the output of the read decoder 23.

첨부된 도면 도 3은 도 2에 도시된 프레임 위상 정렬기의 타이밍도로서, 입력데이터 Din이 1개이며, 기억장치(22)가 4개의 저장장소를 가지며, 외부에서 입력되는 제1 프레임 펄스 FP #1과 수신장치 내부의 제2 프레임 펄스 FP #2의 위상편차가 -2 내지 +2 이내일 때 입력데이터를 오류 없이 수신장치 내부에서 사용하는 제2 클럭 CLK #2에 위상정렬되는 일례를 나타내고 있다.3 is a timing diagram of the frame phase aligner shown in FIG. 2, wherein the input data Din is one, the storage device 22 has four storage locations, and the first frame pulse FP is input from the outside. When the phase deviation between # 1 and the second frame pulse FP # 2 in the receiver is within -2 to +2, an example is shown in which phase data is aligned to the second clock CLK # 2 that uses the input data within the receiver without error. have.

도면에서 나타난 각 신호들을 살펴보면 다음과 같다.Looking at each signal shown in the figure is as follows.

제1 클럭 CLK #1은 외부에서 쓰기 어드레스 발생기(24)로 입력되는 클럭이며, 제1 프레임 펄스 FP #1은 외부에서 쓰기 어드레스 발생기(24)로 입력되는 프레임 펄스이며, 입력데이터 Din은 외부에서 쓰기 디코더(21)로 입력되는 제1 클럭 CLK #1에 위상이 정렬된 입력데이터이며, 입력데이터 내의 프레임 워드(frame word) FW는 제1 프레임 펄스 FP #1과 타이밍이 일치한다.The first clock CLK # 1 is a clock input to the write address generator 24 from the outside, the first frame pulse FP # 1 is a frame pulse input to the write address generator 24 from the outside, and the input data Din is externally The phase data is input data whose phase is aligned with the first clock CLK # 1 input to the write decoder 21, and the frame word FW in the input data coincides with the first frame pulse FP # 1.

쓰기 어드레스 발생기 출력 WA는 쓰기 어드레스 발생기(24)로부터 출력된 어드레스 신호이며, 제1 프레임 펄스 FP #1과 제1 클럭 CLK#1에 의해 제1 프레임 펄스 FP #1이 논리 값 '1'이 될 때 쓰기 어드레스 발생기(24)의 출력이 논리 값 '0'으로 초기화되며, 제1 프레임 펄스 FP #1이 논리 값'0'일 때에는 클럭#1에 의해 쓰기 어드레스 발생기의 출력값이 '1'씩 증가된다.The write address generator output WA is an address signal output from the write address generator 24, and the first frame pulse FP # 1 becomes the logic value '1' by the first frame pulse FP # 1 and the first clock CLK # 1. When the output of the write address generator 24 is initialized to the logic value '0', when the first frame pulse FP # 1 is the logic value '0', the output value of the write address generator is incremented by '1' by clock # 1. do.

기억장치 쓰기 MW는 기억장치(22)에 쓰여지는 데이터이며, 쓰기 어드레스 발생기(24)의 출력값에 제어 받는 쓰기 디코더(21)에 의해 기억장치(22)에 쓰여진다.The storage device write MW is data written to the storage device 22 and written to the storage device 22 by the write decoder 21 controlled by the output value of the write address generator 24.

제2 클럭 CLK #2는 수신장치 내부에서 사용되는 클럭으로 읽기 어드레스 발생기(26)에 입력되는 클럭이며, 제2 프레임 펄스 FP #2는 수신장치 내부에서 사용되는 프레임 펄스로서 지연장치(25)로 입력되는 프레임 펄스이며, 제3 프레임 펄스 FP #3은 지연장치(25)에서 출력되는 프레임 펄스로서 읽기 어드레스 발생기(26)로 입력되는 프레임 펄스이며, 읽기 어드레스 발생기 출력 RA는 읽기 어드레스 발생기(26)로부터 출력된 어드레스 신호이며, 제3 프레임 펄스 FP #3과 제2 클럭 CLK #2에 의해 제3 프레임 펄스 FP #3이 논리 값 '1'이 될 때 읽기 어드레스 발생기(26)의 출력이 논리 값 '0'으로 초기화되며, 제3 프레임 펄스 FP #3이 논리 값 '0'일 때에는 제2 클럭 CLK #2에 의해 쓰기 어드레스 발생기(24)의 출력값이 '1'씩 증가된다.The second clock CLK # 2 is a clock used in the receiver and is a clock input to the read address generator 26, and the second frame pulse FP # 2 is a frame pulse used in the receiver to the delay device 25. The third frame pulse FP # 3 is a frame pulse inputted to the read address generator 26 as a frame pulse output from the delay device 25, and the read address generator output RA is a read address generator 26. Is an address signal output from the read address generator 26 when the third frame pulse FP # 3 becomes the logic value '1' by the third frame pulse FP # 3 and the second clock CLK # 2. When the third frame pulse FP # 3 is the logic value '0', the output value of the write address generator 24 is increased by '1' by the second clock CLK # 2.

출력데이터 Din은 기억장치(22)에 쓰여져 있는 데이터를 읽어 출력한 것이며, 읽기 어드레스 발생기(26)의 출력 값의 제어를 받아서 읽기 디코더(23)에 의해 기억장치(22)에서 저장되어 있는 데이터가 출력된다.The output data Din reads and writes data written to the storage device 22. The data stored in the storage device 22 by the read decoder 23 is controlled by the output value of the read address generator 26. Is output.

출력 프레임 펄스 FPout는 지연장치(25)의 출력이며 제3 프레임 펄스 FP #3 보다는 한 클럭 주기만큼 더 지연된 신호이다. 또한, 출력 프레임 펄스 FPout는 기억장치(22)에서 읽혀진 데이터의 프레임 워드 FW와 같은 타이밍을 가진다. 즉, 입력데이터 Din과 제1 프레임 펄스 FP #1과 같은 타이밍 관계를 가진다.The output frame pulse FPout is the output of the delay device 25 and is a signal delayed by one clock period more than the third frame pulse FP # 3. The output frame pulse FPout also has the same timing as the frame word FW of the data read from the storage device 22. That is, it has the same timing relationship as the input data Din and the first frame pulse FP # 1.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

이상에서 살펴본 바와 같이 본 발명은 직/병렬 변환 및 병/직렬 변환을 이용하는 대신에 기억소자와 디코더를 이용하여 프레임 위상 정렬한계치가 큰 경우, 또는 수신신호의 수가 많은 경우에도 기억장치만을 늘림으로써, 소자의 과용 없이 수신신호와 수신장치내의 신호간에 존재할 수 있는 임의의 위상차를 보정하여 주는 효과가 있다.As described above, in the present invention, instead of using the serial / parallel conversion and parallel / serial conversion, the memory device and the decoder are used to increase only the storage device even when the frame phase alignment limit is large or the number of received signals is large. There is an effect of correcting any phase difference that may exist between the received signal and the signal in the receiving device without overusing the device.

Claims

A first frame pulse periodically input from the outside, a first clock synchronized with the input data, and the two signals;

Write address generating means for receiving the first clock and generating a write address signal;

Write decoding means for controlling the write address signal to write the input data to a storage means;

The storage means for controlling the write decoding means and storing the input data;

In order to match the second frame pulse, which is an internal signal of the receiver, to an arbitrary limit of the frame phase aligner, the second clock, which is an internal signal of the receiver, synchronized with the second frame pulse, is delayed by an arbitrary clock period to make a third frame. Delay means for generating a pulse;

Read address generating means for periodically initializing the output by the third frame pulse and generating a read address signal by receiving the second clock; And

Read decoding means for reading data stored in the storage means under the control of the read address generating means;

Frame phase aligner comprising.

The method of claim 1,

The write address generating means

And the output thereof is periodically initialized by the first frame pulse.

The method according to claim 1 or 2,

The write address signal is

And incrementing by "1" every period of said first clock.

The method of claim 1,

The read address generating means

And the output thereof is periodically initialized by the third frame pulse.

The method according to claim 1 or 4,

The read address signal is

And increment by "1" every period of said second clock.