KR100246783B1 - Fabrication method of flash memory device - Google Patents

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장준호
양중섭
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김영환
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 제조 방법에 관한 것임.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a flash memory device.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

플래쉬 메모리 소자의 제조 공정에서 산화질화막의 단일층으로 보호막을 형성하므로써 PCT시 수분 침투에 취약하여 패드 부식의 발생 가능성이 높으며, 스트레스에 의한 크랙이 발생할 수 있는 문제점이 있슴.By forming a protective film as a single layer of an oxynitride film in the manufacturing process of a flash memory device, it is vulnerable to water infiltration during PCT, which may cause pad corrosion and may cause cracks due to stress.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

보호막을 산화막 및 산화질화막의 2중막으로 형성함.The protective film is formed of a double film of an oxide film and an oxynitride film.

Description

플래쉬 메모리 소자의 제조 방법Manufacturing Method of Flash Memory Device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래쉬 EEPROM 셀에서 2중 보호막을 형성하여 프레져 쿡 테스트(Pressure Cook Test: 이하 PCT라 함) 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 셀 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, a method of manufacturing a cell of a flash memory device capable of improving a pressure cook test characteristic by forming a double protective film in a flash EEPROM cell. It is about.

종래의 플래쉬 메모리 소자의 제조 방법을 도 1을 참조하여 설명하면 다음과 같다. 반도체 기판(11) 상부의 선택된 영역에 플래쉬 EEPROM 셀(1), 중전위 NMOS(2), 중전위 PMOS(3), 저전위 NMOS(4) 및 저전위 PMOS(5)가 필드 산화막(12)에 의해 분리되어 형성된다. 플래쉬 EEPROM 셀(1)은 P-웰 구조의 반도체 기판(11a) 상부의 선택된 영역에 형성된 스택 게이트와 소오스 및 드레인을 형성하기 위한 접합부 및 전체 구조를 덮는 실리사이드로 구성된다. 중전위 NMOS(2)는 P-웰 구조의 반도체 기판(11b), 중전위 PMOS(3)는 N-웰 구조의 반도체 기판(11c), 저전위 NMOS(4)는 P-웰 구조의 반도체 기판(11d), 그리고 저전위 PMOS(5)는 N-웰 구조의 반도체 기판(11e) 상부의 선택된 영역에 형성된 실리사이드 구조의 게이트와 소오스 및 드레인을 형성하기 접합부로 구성된다. 전체 구조 상부에 층간 절연막(13)을 BPSG막으로 6000Å의 두께로 형성한 후 접합부와의 금속 배선(14)을 형성한다. 그리고 전체 구조 상부에 보호막(15)으로 산화질화막을 10000Å의 두께로 형성한다.A conventional method of manufacturing a flash memory device will now be described with reference to FIG. 1. In the selected region above the semiconductor substrate 11, the flash EEPROM cell 1, the medium potential NMOS 2, the medium potential PMOS 3, the low potential NMOS 4, and the low potential PMOS 5 are field oxide films 12. It is formed separately by. The flash EEPROM cell 1 is composed of a stack gate formed in a selected region on the P-well structure semiconductor substrate 11a, a junction for forming a source and a drain, and a silicide covering the entire structure. The medium potential NMOS 2 is a P-well structured semiconductor substrate 11b, the medium potential PMOS 3 is an N-well structured semiconductor substrate 11c, and the low potential NMOS 4 is a P-well structured semiconductor substrate. (11d), and the low potential PMOS (5) are composed of junctions for forming a gate and source and drain of the silicide structure formed in the selected region on the semiconductor substrate (11e) of the N-well structure. An interlayer insulating film 13 is formed on the entire structure to a thickness of 6000 으로 with a BPSG film, and then metal wiring 14 with the junction portion is formed. An oxynitride film is formed on the entire structure as a protective film 15 to a thickness of 10000 kPa.

상술한 바와 같은 종래의 보호막 형성 방법은 금속 배선을 형성한 후 산화질화막의 단층으로 보호막을 형성하는데 이로인해 PCT시 수분 침투에 취약하여 패드 부식(pad corrosion)의 발생 가능성이 높으며, 스트레스에 의한 크랙을 방지할 수 없다.The conventional method of forming a protective film as described above forms a protective film with a single layer of an oxynitride film after forming a metal wiring, which is vulnerable to moisture intrusion during PCT, and thus has a high possibility of pad corrosion and cracks due to stress. Can not be prevented.

따라서, 본 발명은 2중의 보호막을 형성함으로써 수분 침투를 방지하여 PCT 특성의 개선을 개선하고 스트레스에 의한 크랙을 방지할 수 있는 플래쉬 메머리 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a flash memory device capable of preventing water penetration by forming a double protective film to improve PCT characteristics and to prevent cracking due to stress.

상술한 목적을 달성하기 위한 본 발명은 플래쉬 이이피롬 셀 및 주변 회로 영역이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 선택된 영역에 콘택 홀을 형성한 후 상기 플래쉬 이이피롬 셀 및 주변 회로 영역에 접합되도록 금속 배선을 형성하는 단계와, 전체 구조 상부에 제 1 보호막 및 제 2 보호막을 순차적으로 형성하는 단계로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film over a semiconductor substrate on which a flash easy pyromium cell and a peripheral circuit region are formed, and forming a contact hole in a selected region of the interlayer insulating film. And forming metal wirings to be bonded to the peripheral circuit region, and sequentially forming a first passivation layer and a second passivation layer on the entire structure.

도 1은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a method of manufacturing a conventional flash memory device.

도 2는 본 발병에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.2 is a cross-sectional view of a device for explaining a method of manufacturing a flash memory device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 10 : 플래쉬 EEPROM 셀 2, 20 : 중전위 NMOS1, 10: flash EEPROM cell 2, 20: medium potential NMOS

3, 30 : 중전위 PMOS 4, 40 : 저전위 NMOS3, 30: medium potential PMOS 4, 40: low potential NMOS

5, 50 : 저전위 PMOS 11, 21 : 반도체 기판5, 50: low potential PMOS 11, 21: semiconductor substrate

11a, 21a : 셀 영역의 P-웰 반도체 기판11a, 21a: P-well semiconductor substrate in cell region

11b, 21b : 중전위 NMOS 영역의 P-웰 반도체 기판11b, 21b: P-well semiconductor substrate in medium potential NMOS region

11c, 21c : 중전위 PMOS 영역의 N-웰 반도체 기판11c, 21c: N-well semiconductor substrate in medium potential PMOS region

11d, 21d : 저전위 NMOS 영역의 P-웰 반도체 기판11d, 21d: P-well semiconductor substrate with low potential NMOS region

11e, 21e : 저전위 PMOS 영역의 N-웰 반도체 기판11e, 21e: N-well semiconductor substrate in low potential PMOS region

12, 22 : 필드 산화막 13, 23 : 층간 절연막12, 22: field oxide film 13, 23: interlayer insulating film

14, 24 : 금속 배선 15 : 보호막14, 24: metal wiring 15: protective film

25 : 제 1 보호막 26 : 제 2 보호막25: first protective film 26: second protective film

첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 반도체 기판(21) 상부의 선택된 영역에 플래쉬 EEPROM 셀(10), 중전위 NMOS(20), 중전위 PMOS(30), 저전위 NMOS(40) 및 저전위 PMOS(50)가 필드 산화막(22)에 의해 분리되어 형성된다. 플래쉬 EEPROM 셀(10)은 P-웰 구조의 반도체 기판(21a) 상부의 선택된 영역에 형성된 스택 게이트와 소오스 및 드레인을 형성하기 위한 접합부 및 전체 구조를 덮는 실리사이드로 구성된다. 중전위 NMOS(20)는 P-웰 구조의 반도체 기판(21b), 중전위 PMOS(30)는 N-웰 구조의 반도체 기판(21c), 저전위 NMOS(40)는 P-웰 구조의 반도체 기판(21d), 그리고 저전위 PMOS(50)는 N-웰 구조의 반도체 기판(21e) 상부의 선택된 영역에 형성된 실리사이드 구조의 게이트와 소오스 및 드레인을 형성하기 접합부로 구성된다. 전체 구조 상부에 층간 절연막(23)을 6000Å 두께의 BPSG막으로 형성한 후 접합부와의 금속 배선(24)을 형성한다. 그리고 전체 구조 상부에 제 1 보호막(25)으로 산화막을 3500∼4500Å의 두께로 형성하고 그 상부에 제 2 보호막(26)으로 산화질화막을 5500∼6500Å의 두께로 형성한다.2 is a cross-sectional view of a device for explaining a method of manufacturing a flash memory device according to the present invention. In the selected region above the semiconductor substrate 21, the flash EEPROM cell 10, the medium potential NMOS 20, the medium potential PMOS 30, the low potential NMOS 40, and the low potential PMOS 50 are field oxide films 22. It is formed separately by. The flash EEPROM cell 10 is composed of a stack gate formed in a selected region on the P-well structure semiconductor substrate 21a, a junction for forming a source and a drain, and a silicide covering the entire structure. The medium potential NMOS 20 is a P-well structured semiconductor substrate 21b, the medium potential PMOS 30 is an N-well structured semiconductor substrate 21c, and the low potential NMOS 40 is a P-well structured semiconductor substrate. 21d, and the low potential PMOS 50 is composed of junctions for forming a gate and a source and a drain of the silicide structure formed in the selected region on the semiconductor substrate 21e of the N-well structure. The interlayer insulating film 23 is formed on the entire structure as a BPSG film having a thickness of 6000 Å, and then the metal wiring 24 with the junction portion is formed. Then, an oxide film is formed to have a thickness of 3500 to 4500 GPa on the first protective film 25 on the entire structure, and an oxynitride film is formed to a thickness of 5500 to 6500 kPa on the second protective film 26 thereon.

상술한 바와 같이 본 발명에 의하면 산화막 및 산화질화막의 2중 보호막을 형성하여 수분 침투를 방지하여 PCT의 특성을 개선할 수 있으며, 스트레스에 의한 크랙을 방지하여 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, a double protective film of an oxide film and an oxynitride film may be formed to prevent moisture permeation, thereby improving characteristics of the PCT, and preventing cracks caused by stress, thereby improving reliability of the device.

Claims (3)

플래쉬 이이피롬 셀 및 주변 회로 영역이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film on the semiconductor substrate on which the flash Y pyrom cell and the peripheral circuit region are formed; 상기 층간 절연막의 선택된 영역에 콘택 홀을 형성한 후 상기 플래쉬 이이피롬 셀 및 주변 회로 영역에 접합되도록 금속 배선을 형성하는 단계와,Forming a metal wiring to form a contact hole in a selected region of the interlayer insulating layer and to be bonded to the flash easy pyrom cell and a peripheral circuit region; 전체 구조 상부에 제 1 보호막 및 제 2 보호막을 순차적으로 형성하는 단계로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.And sequentially forming a first passivation layer and a second passivation layer on the entire structure. 제 1 항에 있어서, 상기 제 1 보호막은 3500 내지 4500Å 두께의 산화막으로 형성된 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the first passivation layer is formed of an oxide layer having a thickness of 3500 to 4500 kV. 제 1 항에 있어서, 상기 제 2 보호막은 5500 내지 6500Å의 산화질화막으로 형성된 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the second passivation layer is formed of an oxynitride layer of 5500 to 6500 kV.
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