KR100243390B1

KR100243390B1 - Processor element device of input buffer type atm switch

Info

Publication number: KR100243390B1
Application number: KR1019970069542A
Authority: KR
Inventors: 권보섭; 정우석; 임동선; 문승진; 송광석
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 2000-02-01
Also published as: KR19990050423A

Abstract

본 발명은 ATM 스위치에서의 효율적인 프로세서 요소 장치에 관한 것으로서, 자기 이차원 라운드-로빈 방식과 일반화된 대각선 생성을 기초로 하고 있는 비약 방식 스케쥴링 알고리즘인 자기점화 셀 스케쥴링(SFCS)에서 셀 스케쥴링을 위한 일반 대각선을 생성하기 위한 프로세서 요소들에서 전송 요청 신호에 래치를 이용하여 자신의 이전 상태를 저장하도록 하여, 입력 버퍼모듈과 셀 스케쥴러 사이의 대역폭을 불필요하게 낭비하는 현상을 해결함으로써, 입력 버퍼형 고속 ATM 스위치에 있어서 입력 버퍼 모듈과 셀 스케쥴러 간의 불필요한 대역폭 낭비를 줄여 성능 향상을 이룰 수 있으며, 테라(Tera)급 고속 ATM 스위치에도 적용이 용이하며, 또한 단 시간에 많은 정보를 여러곳으로 보내는 고속 스위치를 사용하는 분야에는 모두 적용이 가능한 효과가 있다.TECHNICAL FIELD The present invention relates to an efficient processor element apparatus in an ATM switch, and includes a general diagonal for cell scheduling in self-ignition cell scheduling (SFCS), which is a leap scheduling algorithm based on magnetic two-dimensional round-robin and generalized diagonal generation. Input buffer type fast ATM switch by eliminating unnecessary waste of bandwidth between the input buffer module and the cell scheduler by allowing the processor elements to generate the data to store their previous state by using a latch in the transmission request signal. In order to improve performance by reducing unnecessary bandwidth waste between input buffer module and cell scheduler, it is easy to apply to Tera class high speed ATM switch and use high speed switch to send a lot of information to many places in a short time. There are effects that can be applied to all fields .

Description

Processor Element Device in Input Buffer Type Asynchronous Transfer Mode Switch

본 발명은 자기점화 셀 스케쥴링(Self Fire Cell Scheduling, 이하 SFCS라 칭함) 알고리즘을 사용하는 입력 버퍼형 비동기 전송모드(Asynchronous Transfer Mode, 이하 ATM라 칭함) 스위치에서의 효율적으로 셀 스케쥴링을 하기 위한 프로세서 요소 장치에 관한 것이다.The present invention relates to a processor element for efficient cell scheduling in an input buffer type asynchronous transfer mode (hereinafter referred to as ATM) switch using a self fire cell scheduling (SFCS) algorithm. Relates to a device.

멀티미디어 서비스나 실시간 서비스와 같은 새로운 정보통신 서비스에 대한 요구는 오늘날 고도 정보화 사회로의 발전과 더불어 그 요구가 점증하고 있다.The demand for new information and communication services such as multimedia services and real-time services is increasing with the development of today's highly information society.

따라서 이를 통합적으로 수용하기 위해서 광대역 종합정보 통신망(Broandband Integrated Service Digital Network, 이하 B-ISDN라 칭함)을 구축하려는 노력이 현재 활발하게 이루어지고 있으며, 그의 실현을 위해 선행되어야 할 핵심 연구 분야는 비동기 전송모드(Asynchronous Transfer Mode, 이하 ATM라 칭함) 스위치 분야이다.Therefore, efforts are being actively made to build a Broadband Integrated Service Digital Network (hereinafter referred to as B-ISDN) in order to accommodate this collectively, and the core research field to be realized in advance is asynchronous transmission. Asynchronous Transfer Mode (hereinafter referred to as ATM) is a field of switches.

상기 ATM 스위치는 동일한 출력단으로 가고자 하는 셀들이 동시에 입력단에 도착했을 때, 출력단 경쟁에서 진 셀을 저장할 버퍼가 필요하다.The ATM switch needs a buffer to store cells lost in contention when output cells simultaneously arrive at the input.

ATM 스위치는 버퍼의 위치에 따라 입력 버퍼형, 출력 버퍼형 그리고 공유 버퍼형으로 나눌 수 있다.ATM switches can be divided into input buffer type, output buffer type and shared buffer type according to the buffer position.

이 중 출력 버퍼형은 스위치의 내부속도를 증가시켜야 하므로 하드웨어 복잡도가 높고, 공유 버퍼형은 메모리 접근 속도(Access Time)에 의해 최대 처리율이 제한된다는 단점이 있다.Among them, the output buffer type has a high hardware complexity since the internal speed of the switch must be increased, and the shared buffer type has a disadvantage in that the maximum throughput is limited by the memory access time.

반면, 입력버퍼형은 하드웨어 구현 복잡도가 낮아 고 속의 트래픽 처리와 대용량 스위치 구현에 적합하다.On the other hand, the input buffer type has low hardware implementation complexity, which is suitable for high-speed traffic processing and high capacity switch implementation.

그러나 입력버퍼가 선입선출(First in First out, 이하 FIFO라 칭함) 방식으로 동작할 때 출력단 경쟁에서 진 입력버퍼 선두의 셀이 버퍼내 다른 셀의 전송을 방해하는 회선의 헤드(Head-Of-Line, 이하 HOL라 칭함) 봉쇄(Blocking) 현상으로 인하여 최대 처리율이 0.586으로 제한되는 문제가 있다.However, when the input buffer operates in first-in-first-out (FIFO) mode, the head of the line where the cell at the head of the input buffer in the output stage contention interferes with the transmission of other cells in the buffer (Head-Of-Line). (Hereinafter referred to as HOL) has a problem that the maximum throughput is limited to 0.586 due to blocking.

이를 위해 입력 버퍼를 비 선입선출(Non-FIFO) 형태로 사용하고 셀 스케쥴링 알고리즘을 적용함으로써 처리율을 향상시키려는 연구가 진행되고 있다.To this end, research is being conducted to improve throughput by using an input buffer in the form of non-first in, first out (FIFO) and applying a cell scheduling algorithm.

셀 스케쥴링 문제는 입력버퍼내의 셀들 중 출력단으로 동시에 전송이 가능한 최대집합을 찾는 문제라 할 수 있다.The cell scheduling problem is a problem of finding the maximum set of cells that can be simultaneously transmitted to the output of cells in the input buffer.

Hopcraft와 Karp는 이분(Biparite) 그래프에서의 최대쌍 구하기(Maximum Size Matching) 문제와 연관하여 O(N^2.5)의 시간복잡도를 갖는 가장 효율적인 알고리즘을 제안했지만, 이는 고속 ATM 스위치에 적용하기가 부적합하다.Hopcraft and Karp proposed the most efficient algorithm with a time complexity of O (N ^2.5 ) in connection with the Maximum Size Matching problem in the Biparite graph, but this is not suitable for high speed ATM switches. .

ATM 스위치에 적용가능한 셀 스케쥴링 알고리즘에 대한 연구는 크게 셀의 전송 시점을 미리 예약하는 방식과 매 셀 타입마다 전송할 셀 집합을 선택하는 비예약 방식으로 구분할 수 있다.The study of cell scheduling algorithm applicable to ATM switch can be largely divided into a method of pre-booking a transmission time of a cell and a non-reserving method of selecting a set of cells to be transmitted for each cell type.

Matsunaga가 제안한 시간 예약 알고리즘(Time Reservation Algorithm)에서는 셀의 전송시점을 파이프라인 방식으로 예약한다.The Time Reservation Algorithm proposed by Matsunaga reserves the cell's transmission time in a pipelined manner.

비예약방식 중에 가장 대표적인 알고리즘은 FIFO 방식을 근간으로 하는 3-단계 알고리즘으로, 입력버퍼와 선두의 셀을 충돌 없이 출력단자로 전송할 수 있는 셀들의 집합을 찾는 것으로 기본적으로 일차원적인 라운드-로빈 방식이다.The most representative algorithm among the non-reserved methods is a three-step algorithm based on the FIFO method. It is basically a one-dimensional round-robin method that finds a set of cells that can transmit the input buffer and the leading cell to the output terminal without collision. .

전송요구(Request), 전송승인(Frant) 그리고 전송으로 이루어진 이 방식은 고속으로 동작하는 ATM 스위치에 적용 가능하지만, 그의 처리율이 매우 낮다.This method, consisting of Request, Grant and Transfer, is applicable to ATM switches operating at high speeds, but its throughput is very low.

또한 각 입력 버퍼 앞 단의 윈도우 내에서 서로 다른 출력단을 갖는 셀들의 집합을 찾는 방식중에 하나인 병렬 반복 매칭 방식은 세 단계로 이루어진 셀 선택과정을 반복 수행함으로써 높은 처리율을 얻을 수 있지만, 고속 ATM 스위치에서는 그의 반복 횟수가 제한되는 문제점이 있다.In addition, the parallel iterative matching method, which is a method of finding a set of cells having different outputs in the window before each input buffer, can achieve a high throughput by repeating a three-step cell selection process. In this problem, the number of repetitions thereof is limited.

입력 버퍼형 ATM 스위치에 있어서 SFCS 알고리즘을 이용하여 일반대각선 방식을 적용한 셀 스케쥴러의 프로세서 요소 장치의 종래 기술로는 도 3에 나타난 바와 같이 입력 버퍼 모듈은 전송하고자 하는 셀에 대한 전송 요청을 매 타임 슬롯마다 셀 스케쥴러에 전송하도록 되어 있다.In the input buffer type ATM switch, the conventional element of the processor element device of the cell scheduler using the general diagonal scheme using the SFCS algorithm, as shown in FIG. 3, the input buffer module sends a transmission request for a cell to be transmitted every time slot. Each time it is sent to the cell scheduler.

도 3은 종래의 SFCS 알고리즘의 셀 스케쥴링을 위한 프로세서 요소 장치 구조도로서, 일반 대각선 생성 프로세서 요소 장치는 전송 승인 신호 생성부(311), 자기 클럭 신호 발생부(312)와 약간의 게이트로 구성된다.3 is a structural diagram of a processor element device for cell scheduling of a conventional SFCS algorithm. The general diagonal generation processor element device includes a transmission acknowledgment signal generator 311, a magnetic clock signal generator 312, and some gates.

상기 도 2에서 프로세서 요소들은 열과 행을 따라 랩-어라운드(wrap Around)로 연결되어 N x N 토러스 네트워크 형태로 구성되어 있으며, i번째 열과 j번째 행에 있는 프로세서 요소를 P_i,j로 하고 P_i,j는 각각 전송 요청과 전송 허가를 위한 2개의 입/출력 제어선을 가지며, 이를 각각 “행 전송 가능 입력 신호”, “열 전송 가능 입력 신호”, “행 전송 가능 출력 신호”, “열 전송 가능 출력 신호”로 나타낸다.In FIG. 2, the processor elements are arranged in a wrap-around (N) N torus network along columns and rows, and the processor elements in the i th column and the j th row are P _{i, j} and P _{i, j} has two input / output control lines for transmission request and transmission permission, respectively, which are respectively “row transferable input signal”, “column transferable input signal”, “row transferable output signal”, and “column” Transmittable output signal ”.

상기 전송 승인 신호 생성부(311)는 자신의 행렬 앞의 프로세서 요소 장치로부터 수신되는 “행 전송 가능 입력 신호,”“열 전송 가능 입력 신호”과와 자신의 “전송 요청”를 수신하여 앞선 행렬의 프로세서 요소 장치로부터 수신되는 전송 가능 신호가 입력되고 “전송 요청”신호가 유효하다면 “전송 승인”신호를 ATM 스위치의 입력 버퍼로 출력하게 된다.The transmission acknowledgment signal generator 311 receives the "row transmittable input signal," "column transmittable input signal" received from the processor element apparatus in front of its matrix, and its "transmit request" to receive the preceding matrix. If the transmittable signal received from the processor element device is input and the "transmit request" signal is valid, the "transmit acknowledgment" signal is output to the input buffer of the ATM switch.

“행 전송 가능 출력 신호”는 자신과 같은 행에 있는 프로세서 요소에게 행 전송 승인이 있으니 전송하지 못하도록 하기 위한 신호이다.The "rowable output signal" is a signal for preventing a processor element in the same row as it has a row transfer acknowledgment.

“열 전송 가능 출력 신호”는 “행 전송 가능 출력 신호”가 행에 관련된 신호인 반면, “열 전송 가능 출력 신호”은 열에 관계되었다는 것을 제외하곤 동일한 신호이다.The "column transferable output signal" is the same signal except that the "column transferable output signal" is a row related signal, while the "column transferable output signal" is a column related signal.

자기 클럭 신호 발생부(312)는 각 타임 슬롯내에 전송 스케쥴 클럭을 생성하기 위한 신호이며, 클럭은 타임 슬롯과 내부 클록에 의해 생성된다.The magnetic clock signal generator 312 is a signal for generating a transmission schedule clock in each time slot, and the clock is generated by the time slot and the internal clock.

종래의 기술에서는 자신의 전송 요청 신호를 저장하는 기능이 없으므로 매 타임 슬롯마다 전송 요청 신호를 입력 버퍼로부터 수신하여야 하므로, 결국 입력 버퍼와 셀 스케쥴러간의 대역폭을 낭비하는 병목 현상으로 작용한다.Since the conventional technology does not have a function of storing its own transmission request signal, the transmission request signal must be received from the input buffer every time slot, and thus, a bottleneck that wastes bandwidth between the input buffer and the cell scheduler.

만약 입력 버퍼 모듈로부터 전송되어 오는 전송 요청 상태가 SFCS 알고리즘에 의한 셀 스케쥴러가 전송승인을 하지 못하고 연속해서 전송 상태로 남아있다면, 불필요하게 입력 버퍼 모듈이 매 타임 슬롯마다 전송 요청 상태를 전송해야 하므로 이러한 구조에서는 입력 버퍼 모듈과 셀 스케쥴러간은 필요 이상의 대역폭을 요구하게 되어 고속 ATM 스위치에는 적합하지 않은 문제가 발생한다.If the transmission request status transmitted from the input buffer module remains in the transmission status without the SFCS algorithm acknowledging the transmission, the input buffer module unnecessarily transmits the transmission request status every time slot. In the architecture, the bandwidth between the input buffer module and the cell scheduler requires more bandwidth, which is not suitable for a high speed ATM switch.

상기 문제점을 해결하기 위해 본 발명은 수신되는 전송 요청 상태를 저장하는 전송 요청 저장부를 두어 해당 셀이 전송되기 이전에는 더 이상 전송 요청 상태를 읽지 않도록 하여 입력 버퍼 모듈의 큐(Queue) 제어부와 셀 스케쥴러간의 불필요한 대역폭 낭비를 줄여 고속 ATM 스위치에 적합한 셀 스케쥴러를 제공하는 것을 목적으로 한다.In order to solve the above problem, the present invention provides a transmission request storage unit for storing the received transmission request state so that the transmission request state is no longer read before the corresponding cell is transmitted. An object of the present invention is to provide a cell scheduler suitable for a high speed ATM switch by reducing unnecessary bandwidth waste.

도 1 은 본 발명의 입력 버퍼형 ATM 스위치 내부 구조도,1 is an internal structure diagram of an input buffer type ATM switch of the present invention;

도 2 는 본 발명의 SFCS 알고리즘을 적용한 셀 스케쥴러 내부 프로세서 요소들의 배열 구조도,2 is a diagram illustrating an arrangement of cell scheduler internal processor elements to which the SFCS algorithm of the present invention is applied;

도 3 은 종래의 SFCS 알고리즘의 셀 스케쥴링을 위한 프로세서 요소 장치 구조도,3 is a structural diagram of a processor element device for cell scheduling of a conventional SFCS algorithm;

도 4 는 본 발명이 적용되는 전송 요청 저장 가능한 SFCS 알고리즘의 셀 스케쥴링을 위한 프로세서 요소 장치 구조도.4 is a structural diagram of a processor element device for cell scheduling of a transmission request storage SFCS algorithm to which the present invention is applied;

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 입력 포트100: input port

110 : 입력 버퍼 모듈110: input buffer module

111 : 셀 저장부111: cell storage unit

112 : 큐 제어부112: queue control unit

200 : N x N 비봉쇄 ATM 스위치200: N x N Unsealed ATM Switch

300 : 셀 스케쥴러300: cell scheduler

310 : 셀 스케쥴러 프로세서 요소310: Cell Scheduler Processor Element

311, 316 : 전송 승인 신호 생성부311, 316: transmission approval signal generator

312, 317 : 자기 클럭 생성부312 and 317: magnetic clock generator

313, 318 : 논리곱 게이트313, 318: logical gate

314, 319 : 논리합 게이트314, 319: logical sum gate

315 : 전송요청 저장부315: transmission request storage unit

상기 목적을 달성하기 위해 본 발명은 자신의 전송 요청 신호를 저장하기 위해 한 번 요청 신호를 수신하면 전송 요청 상태를 전송 승인 신호가 발생되기 전에는 계속 저장하는 전송 요청 신호 저장부, 상기 전송 요청된 신호를 받아 전송 승인 신호 요청이 없는 것으로 간주하여 전송 승인 신호를 발생하지 않도록 하여 전송 요청 상태를 유지하는 전송 승인 신호 생성부, 각 타임 슬롯내에 전송 스케쥴 클럭을 생성하는 자기 클럭 신호 생성부로 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a transmission request signal storage unit for continuously storing a transmission request state until a transmission approval signal is generated when receiving a request signal once to store its transmission request signal, and the transmission request signal. The transmission acknowledgment signal generation unit maintains the transmission request state by not receiving the transmission acknowledgment signal request and deems that there is no transmission acknowledgment request, and the self clock signal generation unit generates a transmission schedule clock in each time slot. do.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 입력 버퍼형 ATM 스위치 내부 구조도로서, 각 입력포트(100)는 입력버퍼 모듈(110)을 가지며, 셀들의 전송시간을 스케쥴러하는 셀 스케쥴러(300)와 서로 정보를 주고 받는다.1 is an internal structure diagram of an input buffer type ATM switch of the present invention. Each input port 100 has an input buffer module 110 and exchanges information with a cell scheduler 300 that schedules a transmission time of cells.

입력 버퍼 모듈(110)은 상기 도 1에 나타낸 바와 같이 HOL 블럭킹을 방지하기 위하여 논리적으로 각 출력 포트당 하나의 입력 버퍼를 가지며, 구현시 메모리의 효율성을 높이기 위해서 공유버퍼 형태로 구현할 수 있다.As shown in FIG. 1, the input buffer module 110 logically has one input buffer for each output port to prevent HOL blocking. The input buffer module 110 may be implemented in the form of a shared buffer to increase the efficiency of the memory.

이 구조에서 셀들이 스위치 내에서의 출력 충돌을 방지하기 위해 셀 스케쥴링 알고리즘을 적용한다.In this structure, cells apply a cell scheduling algorithm to prevent output collisions within the switch.

이 알고리즘은 전송 요청, 전송 승인, 전송으로 이루어진 3단계 전송 방식을 사용하고 있으며, 각 스위치의 입력 버퍼에 있는 셀들은 셀 스케쥴러(300)로 전송 요청 신호를 보내면 셀 스케쥴러는 전송 요청에 대해 모든 스위치(200)로 전송 승인 신호를 보내며, 전송 승인 신호를 수신한 각 해당 셀들은 스위치로 전송하게 된다.This algorithm uses a three-stage transmission method consisting of a transmission request, a transmission acknowledgment, and a transmission. Cells in the input buffer of each switch send a transmission request signal to the cell scheduler 300, and the cell scheduler sends all switches to the transmission request. Sending a transmission acknowledgment signal to (200), each corresponding cell receiving the transmission acknowledgment signal is transmitted to the switch.

셀 스케쥴러(300)는 전송순서를 결정하기 위해 전송 요청 신호는 전송 요청 행렬(R = [r_i,j], Request Matrix)로 전송 허가 신호는 전송 행렬(T = t_i,j) Transmission Matrix)을 이용하여 스케쥴링 한다.To determine the transmission order, the cell scheduler 300 transmits a transmission request signal to a transmission request matrix (R = [r _{i, j} ], Request Matrix) and transmits a transmission permission signal to a transmission matrix (T = t _{i, j} ) Transmission Matrix. Scheduling using

전송 요청 행렬에서 r_i,j= 1이면 입력 포트(100) i에서 출력 포트 j로 전송하고자 하는 셀이 적어도 하나 있고, r_i,j= 0이면 i에서 j로 전송하고자 하는 셀이 없다는 표시이다.In the transmission request matrix, if r _{i, j} = 1, there is at least one cell to be transmitted from the input port 100 i to the output port j, and if r _{i, j} = 0, it is an indication that there is no cell to be transmitted from i to j. .

T도 R의 정의와 마찬가지로 “1”이며 입력포트 i에서 j로 셀을 전송할 수 있다는 표시이다.T, like R's definition, is "1", an indication that a cell can be sent from input port i to j.

상기 SFCS 알고리즘은 전송 요청 행렬에서 전송 행렬을 계산하기 위해 일반화된 대각선 방식을 이용한다.The SFCS algorithm uses a generalized diagonal scheme to calculate the transmission matrix in the transmission request matrix.

도 2는 본 발명의 SFCS 알고리즘을 적용한 셀 스케쥴러 내부 프로세서 요소들의 배열 구조도로서, N x N 스위치에서 SFCS 알고리즘을 이용하여 전송 허가 신호를 생성하기 위한 셀 스케쥴러의 프로세서 요소(310)들의 배열을 나타낸 것이다.FIG. 2 is a diagram illustrating an arrangement of internal processor elements of a cell scheduler using the SFCS algorithm of the present invention, and illustrates an arrangement of processor elements 310 of a cell scheduler for generating a transmission grant signal using an SFCS algorithm in an N × N switch. .

하나의 타임슬롯은 N개의 내부 사이클로 구성되게 하며, 타임스롯은 스위치 내에서 한 셀의 전송 시간이며, 이 시간 동안 전송요청 행렬의 모든 원소를 검사하게 한다.One timeslot consists of N internal cycles, and the timeslot is the transmission time of one cell in the switch, during which all elements of the transmission request matrix are examined.

SFCS 알고리즘은 일반화된 대각선 방식을 이용하며, 일반화된 대각선에 의해 동시에 검사 가능한 원소들은 N개 이므로 N²개의 원소들을 검사하기 위해서는 N개의 내부 사이클이 필요하게 된다.The SFCS algorithm uses a generalized diagonal method, and since there are N elements that can be examined simultaneously by the generalized diagonal, N internal cycles are required to examine N ² elements.

여기서 일반화된 대각선이란 N x N 행렬에서 어떠한 2개의 원소도 같은 행이나 열에 있지 않은 N개의 원소들로 구성된 집합을 의미한다.The generalized diagonal here is a set of N elements in which no two elements in the N x N matrix are in the same row or column.

만약 각 원소 요청에 대해 스케줄링을 한다면 N²의 내부 사이클이 필요하여 스케쥴링에 의한 시간 지연으로 인해 고속 ATM 스위치에는 적용이 곤란하며, 모든 셀들을 검사하여 셀 스케쥴링하는 가장 빠른 방식이 바로 일반화된 대각선 방식이다.If scheduling for each element request requires an internal cycle of N ² , it is difficult to apply to a high-speed ATM switch due to the time delay caused by scheduling, and the diagonal method is a generalized diagonal method which is the fastest way to check all cells and schedule cells. to be.

SFCS는 기본적으로 이차원 라운드-로빈(Two Dimension Round-Robin) 방식에 기초하고, 또한 논리적으로 분리된 입력 버퍼(Separate Input Buffer)와 N²의 프로세서 요소들로 구성된다.SFCS is basically based on two-dimensional round-robin method, and also consists of logically separated input buffer and N ² processor elements.

도 4는 본 발명이 적용되는 전송 요청 저장 가능한 SFCS 알고리즘의 셀 스케쥴링을 위한 프로세서 요소 장치 구조도로서, 셀 스케쥴링을 위한 프로세서 요소 장치는 종래의 문제점을 해결하기 위하여 자신의 “전송 요청”신호를 저장하기 위한 전송 요청 신호 저장부를 두어 한 번 전송 요청 신호를 수신하게 되면, 전송 요청 상태를 전송 승인 신호가 발생되기 이전에는 계속 저장하도록 하여 입력 버퍼와 셀 스케쥴러간의 불필요한 대역폭 낭비를 막아 종래의 프로세서 요소 장치에 비해 쉽게 구현될 수 있다.4 is a structural diagram of a processor element device for cell scheduling of a transmission request store SFCS algorithm to which the present invention is applied, and the processor element device for cell scheduling may store its own “transmission request” signal in order to solve a conventional problem. When the transmission request signal storage unit receives the transmission request signal once, the transmission request state is continuously stored before the transmission acknowledgment signal is generated to prevent unnecessary bandwidth waste between the input buffer and the cell scheduler. It can be easily implemented.

자세한 동작을 설명하면, 행렬의 이전 프로세서로부터 수신되는 “행 전송 가능 입력 신호”와 “열 전송 가능 입력 신호”중 어느 하나라도 “H”값을 가지면 부정 논리합(NOR) 게이트에 의해 “행렬 전송”신호가 “L”로 출력되며, 이 신호는 논리곱(AND) 게이트에 입력되어 전송 승인 신호 생성부로 입력된다.In more detail, if either of the "row transferable input signal" and "column transferable input signal" received from the previous processor of the matrix has the value "H", the "transmit matrix" by the NOR gate is performed. The signal is output as "L", which is input to the AND gate, and to the transmission acknowledgment signal generator.

이 신호는 전송 승인 신호 생성부(316)로 입력되며, 전송 승인 신호 생성부의 전송요청과 관계없이 전송 승인 신호를 발생하지 않게 된다.This signal is input to the transmission acknowledgment signal generator 316 and does not generate a transmission acknowledgment signal regardless of the transmission request of the transmission acknowledgment signal generator.

만약 “행 전송 가능 입력 신호”와 “열 전송 가능 입력 신호”모두가 “L”로 입력되면, 즉 이전 행렬에 존재하는 프로세서 요소들로부터 전송될 셀들이 없다는 의미이며, 이 순간 자신의 프로세서 요소 장치에 전송 요청이 있을 경우 “전송 승인 신호 요청”의 신호 레벨이 “H”로 되어 전송 승인 신호 생성부는 전송하여도 된다는 허가 신호 “전송 승인”의 신호 레벨을 “H”로 출력하게 된다.If both the "rowable input signal" and the "rowable input signal" are input as "L", that means there are no cells to be transmitted from the processor elements present in the previous matrix, and at this moment their processor element device If there is a request for transmission, the signal level of the "transmission acknowledgment signal request" becomes "H" and the transmission acknowledgment signal generator outputs the signal level of the permission signal "transmission acknowledgment" indicating that the transmission can be transmitted as "H".

이 신호는 입력 버퍼형 ATM 스위치의 입력 버퍼의 큐 제어부로 입력되어 해당 셀이 ATM 스위치를 통하여 전송된다.This signal is input to the queue control unit of the input buffer of the input buffer type ATM switch, and the corresponding cell is transmitted through the ATM switch.

여기서 본 발명은 종래의 문제점인 자신의 전송 요청 신호를 저장하기 못하여 매 타임 슬롯마다 입력 버퍼가 전송 요청 신호를 전송해야 하므로, 입력 버퍼와 셀 스케쥴러 사이의 대역폭을 낭비하여 고속 스위치에 적용하기 곤란한 문제점을 해결하기 위하여 전송 요청 신호를 저장하기 위하여 매 타임 슬롯마다 입력 버퍼가 전송 요청 신호를 전송하지 않아도 되도록 하기 위해 전송 요청 저장부를 두었다.In the present invention, since the input buffer must transmit a transmission request signal every time slot because it cannot store its own transmission request signal, which is a conventional problem, it is difficult to apply a high speed switch by wasting bandwidth between the input buffer and the cell scheduler. In order to solve the problem, in order to store the transmission request signal, the transmission request storage unit is provided so that the input buffer does not have to transmit the transmission request signal every time slot.

전송 요청 저장부는 DFF을 이용하여 간단히 구현 가능하며, 프로세서 요소 장치가 있는 셀 스케쥴러가 상기 도 1에 나타낸 입력 버퍼 모듈(100)의 큐 제어부(112)로부터 오는 전송 요청 신호를 저장하여 한 번 값이 “H”로 저장되면, 전송 요청 저장부(315)는 전송 승인 신호 생성부(316)에서 “전송 승인”신호가 발생할 때까지 전송 요청 상태를 유지하며, “전송 승인”신호가 “H”로 발생하면 내부에 저장된 전송 요청 상태를 “L”로 클리어한다.The transmission request storage unit can be simply implemented by using a DFF, and a cell scheduler having a processor element device stores the transmission request signal from the queue control unit 112 of the input buffer module 100 shown in FIG. When stored as "H", the transmission request storage unit 315 maintains the transmission request state until the "transmission acknowledgment" signal occurs in the transmission acknowledgment signal generator 316, and the "transmission acknowledgment" signal is set to "H". If it occurs, clear the internally stored transmission request status to "L".

그 다음 타임 슬롯에서 전송 승인을 수신한 입력 모듈은 새로운 셀에 대해 전송을 요청하도록 하여 입력 버퍼 모듈과 셀 스케쥴러 간의 불필요한 대역폭 낭비를 줄여 고속 ATM 스위치(200)에 적합하도록 하였다.Then, the input module receiving the transmission acknowledgment in the time slot requests the new cell to transmit, thereby reducing unnecessary bandwidth waste between the input buffer module and the cell scheduler, thereby making it suitable for the high speed ATM switch 200.

“행 전송 가능 출력 신호”, “열 전송 가능 출력 신호”, “자기 클럭”신호는 상기 도 3에 나타낸 것과 동일하게 동작한다.The "row transferable output signal", "column transferable output signal", and "magnetic clock" signals operate in the same manner as shown in FIG.

상술한 바와 같이 본 발명은 앞으로 점증으로 요구되는 입력 버퍼형 고속 ATM 스위치에 있어서 입력 버퍼 모듈과 셀 스케줄러 간의 불필요한 대역폭 낭비를 줄여 수십 Gbps의 ATM 스위치는 물론 Tbps의 고속 ATM 스위치에도 적용이 용이하며, 단 시간에 많은 정보를 여러곳으로 보내는 고속 스위치를 사용하는 분야에는 모두 적용이 가능한 효과가 있다.As described above, the present invention reduces the unnecessary bandwidth waste between the input buffer module and the cell scheduler in the input buffer type high speed ATM switch, which is required to be increased in the future, and is easily applicable to high speed ATM switches of Tbps as well as tens of Gbps ATM switches. This is applicable to all fields that use high-speed switches that send a lot of information in a short time.

Claims

A general diagonal generation processor element apparatus for cell scheduling using a self-ignition cell scheduling (SFCS) algorithm,

A transmission request signal storage unit for continuously storing the transmission request status until the transmission approval signal is generated when receiving the request signal once to store its transmission request signal;

A transmission acknowledgment signal generation unit which receives the transmission request signal and maintains the transmission request state by preventing the transmission acknowledgment signal from being regarded as the absence of the transmission acknowledgment signal request;

And a magnetic clock signal generator for generating a transmission schedule clock in each time slot.

The method of claim 1, wherein the transmission request signal storage unit

If either the "row transferable input signal" or the "column transferable input signal" among the signals received from the previous processor of the matrix has a high value, the NOR gate sends a "matrix transfer" signal. A processor element device in an input buffer type asynchronous transfer mode switch, characterized by low output.

The method of claim 1, wherein the transmission request signal storage unit

Processor in an input buffer type asynchronous transfer mode switch, characterized in that the input buffer does not have to transmit a transmission request signal every time slot to store a transmission request signal to solve the bandwidth waste between the input buffer and the cell scheduler. Element device.

The method of claim 1, wherein the transmission acknowledgment signal generator

A processor element device in an input buffer type asynchronous transfer mode switch, characterized by outputting a transmit permission signal level that may be transmitted when a transfer request is made to its processor request device.

The magnetic clock generator of claim 1,

A processor element device in an input buffer type asynchronous transfer mode switch, characterized by generating a transmission schedule clock through a time slot and an internal clock.