KR100238873B1

KR100238873B1 - Memory cell

Info

Publication number: KR100238873B1
Application number: KR1019970009317A
Authority: KR
Inventors: 윤영환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 2000-01-15
Also published as: KR19980073791A

Abstract

저장용 캐패시터를 사용함이 없이도 정보를 억세스 할 수 있는 반도체 메모리 장치용 메모리 셀의 회로 구조가 개시된다. 그러한 메모리 셀은 저장용 캐패시터를 사용함이 없이 게이트 턴 오프 다이리스터를 이용한 것을 특징으로 한다.Disclosed is a circuit structure of a memory cell for a semiconductor memory device that can access information without using a storage capacitor. Such memory cells are characterized by the use of gate turn off thyristors without the use of storage capacitors.

Description

Memory Cells for Semiconductor Memory Devices

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저장용 캐패시터를 사용함이 없이도 정보를 억세스 할 수 있는 휘발성 반도체 메모리 장치용 메모리 셀의 회로 구조에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a circuit structure of a memory cell for a volatile semiconductor memory device capable of accessing information without using a storage capacitor.

통상적으로, 본 분야에서 디램(DRAM)과 에스램(SRAM)은 휘발성 반도체 메모리 장치로서 잘 알려져 있다.Typically, DRAM and SRAM are well known in the art as volatile semiconductor memory devices.

디램은 메모리 셀 소자의 집적도면에서 에스램의 집적도보다 우수하나 정보를 리드 또는 라이트하는 억세스동작의 속도면에서 뒤떨어지는 단점을 가진다. 그러한 디램의 메모리 셀은 통상적으로 하나의 억세스 트랜지스터와 하나의 정보저장용 캐패시터로 이루어진다. 따라서, 보다 작은 면적에서 고용량의 캐패시턴스를 가지는 캐패시터를 제조하는 기술은 소자의 집적도 문제 및 수율과 직결된다. 또한, 디램은 에스램에는 필요없는 리프레쉬 동작을 가져야 하는 문제가 있다.The DRAM is superior to the integration of the SRAM in terms of the integration degree of the memory cell device, but has a disadvantage in that it is inferior in speed of an access operation for reading or writing information. Such DRAM memory cells typically consist of one access transistor and one capacitor for storing information. Therefore, the technique of manufacturing a capacitor having a high capacitance in a smaller area is directly related to the integration problem and the yield of the device. In addition, the DRAM has a problem that has to have a refresh operation that is not necessary for the SRAM.

한편, 에스램은 다수의 트랜지스터들로 래치를 구성하는 메모리 셀을 가지므로, 디램에 비해 집적도가 떨어지고 전력의 소모가 많은 문제가 있다.On the other hand, since the SRAM has a memory cell constituting a latch of a plurality of transistors, there is a problem in that the degree of integration and the power consumption is much higher than the DRAM.

따라서, 본 발명의 목적은 상기한 종래의 통상적인 메모리 셀에 대한 문제점을 개선할 수 있는 고상한 메모리 셀을 제공함에 있다.Accordingly, it is an object of the present invention to provide a classy memory cell that can improve the above problems with conventional memory cells.

본 발명의 다른 목적은 저장용 캐패시터를 제조하여 셀의 소자로서 채용함이 없이도 정보를 억세스 할 수 있는 휘발성 반도체 메모리 장치용 메모리 셀의 회로 구조를 제공함에 있다.Another object of the present invention is to provide a circuit structure of a memory cell for a volatile semiconductor memory device capable of accessing information without fabricating a storage capacitor and employing it as a cell element.

본 발명의 다른 목적은 전력소모가 적은 휘발성 반도체 메모리 장치용 메모리 셀을 제공함에 있다.Another object of the present invention is to provide a memory cell for a volatile semiconductor memory device with low power consumption.

본 발명의 또 다른 목적도 리프레쉬 동작이 필요치 않으며 종래의 메모리 셀의 동작속도에 비해 빠른 동작속도를 가지는 메모리 셀을 제공함에 있다.Another object of the present invention is to provide a memory cell that does not require a refresh operation and has a faster operating speed than that of a conventional memory cell.

도 1은 통상적인 다이리스터의 동작원리를 설명하기 위해 도시된 도면.1 is a view for explaining the operation principle of a conventional thyristor.

도 2는 게이트 턴 오프 다이리스터의 온 및 오프동작을 보여주는 회로도.2 is a circuit diagram showing on and off operations of a gate turn off thyristor.

도 3은 본 발명에 따른 단위 메모리 셀의 회로도.3 is a circuit diagram of a unit memory cell according to the present invention.

도 4 내지 도 7은 본 발명의 다양한 실시예들에 따라 도시된 램 메모리 셀 어레이의 개략적 구조도들.4-7 are schematic structural diagrams of a RAM memory cell array shown in accordance with various embodiments of the present invention.

상기한 목적을 달성하기 위한 본 발명에 따르면, 반도체 메모리 장치용 메모리 셀은, 워드라인에 게이트 단자가 연결되고 비트라인에 드레인 또는 소오스가 연결된 억세스 트랜지스터와; 상기 억세스 트랜지스터의 소오스 또는 드레인에 게이트가 연결되고 애노드로 제1전압을 수신하며 캐소드가 저항소자를 통해 상기 제1전압보다 낮은 레벨의 제2전압단에 연결된 적어도 3개의 피엔접합의 반도체 소자를 가짐을 특징으로 한다.According to the present invention for achieving the above object, a memory cell for a semiconductor memory device comprises: an access transistor having a gate terminal connected to the word line and a drain or source connected to the bit line; Has at least three semiconductor elements connected to a source or a drain of the access transistor and receives a first voltage at an anode, and a cathode is connected to a second voltage terminal having a level lower than the first voltage through a resistor. It is characterized by.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. It should be noted that like elements and parts in the figures represent the same numerals wherever possible.

통상적인 다이리스터의 동작원리를 설명하기 위해 도시된 도 1을 참조하면, 다이리스터 10은 애노드 A, 캐소드 K, 게이트 G를 가짐을 알 수 있다. 상기 게이트 G에 연결된 스위치 SW를 닫으면 전압 V가 캐소드 K의 전압보다 높은 상태인 경우에 순방향 이므로 게이트 G로는 전류가 제공된다. 따라서, 턴온조건이 만족되어 상기 애노드 A에서 캐소드 K로 전류가 흐르게 된다. 일단 전류가 흐르면 상기 게이트 G에 더 이상 전류를 인가하지 않아도 상기 애노드 A에서 캐소드 K로 전류가 계속적으로 흐르게 된다. 여기서, 턴 오프를 시키기 위해서는 상기 게이트 G와 캐소드 K간에 역전압이 걸리게 하여 상기 애노드 A와 캐소드 K간의 전위차가 없도록 하여야 한다. 따라서, 턴온에서 턴 오프로 또는 그 반대로의 스위칭 동작을 얻기 위해서 상기 게이트 G와 캐소드 K간의 전압 바이어스를 순방향 또는 역방향으로 하여 주어야 한다.Referring to FIG. 1, which is illustrated to explain the operation principle of a conventional thyristors, it can be seen that the thyristors 10 have an anode A, a cathode K, and a gate G. FIG. When the switch SW connected to the gate G is closed, the current is supplied to the gate G because the voltage V is forward when the voltage V is higher than the voltage of the cathode K. Therefore, the turn-on condition is satisfied so that a current flows from the anode A to the cathode K. Once current flows, current flows continuously from the anode A to the cathode K even when no current is applied to the gate G. Here, in order to turn off, a reverse voltage is applied between the gate G and the cathode K so that there is no potential difference between the anode A and the cathode K. Therefore, in order to obtain a switching operation from turn-on to turn-off or vice versa, the voltage bias between the gate G and the cathode K should be forward or reverse.

반도체 메모리 장치분야와는 거리가 상당히 떨어진 전력 스위칭 분야에서, 양(+)의 펄스를 게이트 G에 인가하면 턴온되고 음(-)의 펄스를 게이트 G에 인가하면 턴 오프되는 적어도 3개의 피엔접합을 가지는 반도체 소자로서의 다이리스터가 개시되었는데, 그 것이 바로 도 2에 도시된 게이트 턴 오프(GTO) 다이리스터이다. 도 2에서, 초기에 오프된 상태의 GTO 다이리스터 10를 턴온시키기 위해서는 게이트 G를 단자 a에 일단 한번 연결시켜야 한다. 이에 따라 게이트 G와 캐소드 K간에 순방향 바이어스가 걸려져 상기 다이리스터 10는 턴온된다. 턴온시에는 게이트 G를 단자 b에 한번만 연결시키면 된다. 그렇게 되면, 게이트 G는 저항 R의 타측단자 b1에 나타나는 전압을 받게 되고 캐소드 K는 저항 R의 일측단자에 걸린 전압을 받기 때문이다. 따라서, 전압의 레벨은 상기 일측단자쪽이 더 높으므로 역방향 바이어스가 걸려지는 결과가 되어 다이리스터 10는 오프되는 것이다. 여기서, 매우 중요한 사실은 단자 a에 게이트 G가 연결되어 있지 않더라도 턴온시에 게이트 G에서는 상기 애노드 A에 걸리는 전압과 거의 같은 레벨의 전압이 출력된다는 것이다. 또한, 턴 오프시에 게이트 G에서는 상기 저항의 레지스턴스 값만큼 강하된 상기 캐소드 의 전압이 나온다. 이러한 사실은 상기 게이트 G를 단자 c에 연결하여 출력버퍼 3를 통해 출력을 확인하면 알 수 있다. 본 발명은 바로 상기한 사실에 착안하여 이를 메모리 셀의 구성소자로서 이용한 것이다.In power switching applications, which are far from semiconductor memory devices, at least three PN junctions are turned on when a positive pulse is applied to gate G and is turned off when a negative pulse is applied to gate G. A thyristor as a semiconductor device has been disclosed, which is a gate turn off (GTO) thyristor shown in FIG. In FIG. 2, gate G must be connected to terminal a once to turn on GTO thyristor 10 in its initially off state. As a result, a forward bias is applied between the gate G and the cathode K, and the thyristor 10 is turned on. At turn-on, gate G only needs to be connected to terminal b once. This is because the gate G receives a voltage appearing at the other terminal b1 of the resistor R and the cathode K receives a voltage applied to one terminal of the resistor R. Therefore, since the voltage level is higher on the one terminal side, the reverse bias is applied, and thus the thyristor 10 is turned off. Here, a very important fact is that even when the gate G is not connected to the terminal a, at the turn-on, the gate G outputs a voltage almost equal to the voltage applied to the anode A. In addition, at the time of turn-off, at the gate G, the voltage of the cathode, which is dropped by the resistance value of the resistor, comes out. This can be seen by connecting the gate G to the terminal c and checking the output through the output buffer 3. The present invention focuses on the above fact and uses it as a component of a memory cell.

도 3은 본 발명에 따른 단위 메모리 셀의 회로도로서, 워드라인 5에 게이트 단자가 연결되고 비트라인 4에 드레인 또는 소오스가 연결된 억세스 트랜지스터 11과, 상기 억세스 트랜지스터 11의 소오스 또는 드레인에 게이트 G가 연결되고 애노드 A로 제1전압 Va을 수신하며 캐소드 K가 저항소자 R을 통해 상기 제1전압보다 낮은 레벨의 제2전압단 예컨대 접지에 연결된 GTO 다이리스터 10는 단위 메모리 셀 100을 구성한다. 상기 GTO 다이리스터 10가 턴온된 상태(예를들어 데이타 "1"저장상태로 가정)에서 상기 워드라인 5에 하이전압을 인가하여 트랜지스터 11을 턴온시키면 비트라인 4에는 데이터 "1"이 출력된다. 왜냐하면, 상기 GTO 다이리스터 10의 게이트 G에는 제1전압 Va과 거의 동등한 전압이 출력되기 때문이다. 반대로, GTO 다이리스터 10가 턴오프된 상태(예를들어 데이타 "0"저장상태로 가정)에서 상기 워드라인 5에 하이전압을 인가하여 트랜지스터 11을 턴온시키면 비트라인 4에는 데이터 "0"이 출력된다. 왜냐하면, 상기 GTO 다이리스터 10의 게이트 G에는 제2전압 예컨대 그라운드 전압이 출력되어질 것이기 때문이다.3 is a circuit diagram of a unit memory cell according to the present invention, in which an access transistor 11 having a gate terminal connected to word line 5 and a drain or source connected to bit line 4 and a gate G connected to a source or drain of the access transistor 11 are illustrated in FIG. And the GTO thyristor 10 connected to the second voltage terminal, for example, ground, of which the cathode K receives the first voltage Va and the cathode K is lower than the first voltage through the resistor R, constitutes the unit memory cell 100. When the transistor 11 is turned on by applying a high voltage to the word line 5 in the state where the GTO thyristor 10 is turned on (for example, it is assumed that the data “1” is stored), the data “1” is output to the bit line 4. This is because a voltage substantially equal to the first voltage Va is output to the gate G of the GTO thyristor 10. On the contrary, when GTO thyristor 10 is turned off (for example, assuming a data "0" storage state), when a high voltage is applied to word line 5 and transistor 11 is turned on, data "0" is output to bit line 4. do. This is because a second voltage, for example, a ground voltage, is output to the gate G of the GTO thyristor 10.

상기한 단위 셀 100 또는 거의 유사한 단위셀 101,102를 이용하여 램 메모리 셀 어레이를 구성하면 도 4 내지 도 7과 같은 구조를 가질 수 있게 된다. 도 4 내지 도 7에는 본 발명의 다양한 실시예들에 따라 도시된 램 메모리 셀 어레이의 개략적 구조도들이 나타나 있다.When the RAM memory cell array is configured using the unit cell 100 or the substantially similar unit cells 101 and 102, the structure shown in FIGS. 4 to 7 can be obtained. 4 through 7 illustrate schematic structural diagrams of a RAM memory cell array according to various embodiments of the present disclosure.

도 4를 참조하면, 억세스 트랜지스터 11와 상기 억세스 트랜지스터의 드레인 또는 소오스에 게이트가 연결되고 애노드로 제1전압을 수신하며 캐소드가 상기 제1전압보다 낮은 레벨의 제2전압단에 연결된 게이트 턴 오프 다이리스터 10로 구성된 단위 메모리 셀 100을 복수의 워드라인 WL1~4과 비트라인 BL1~5에 매트릭스 형태로 복수개로 배열하고, 상기 워드라인 WL1~4에 상기 억세스 트랜지스터의 게이트 단자를 연결하여 로우 디코더 6의 디코딩 출력을 제공하며, 상기 비트라인 BL1~5에 억세스 트랜지스터의 소오스 또는 드레인을 연결하여 정보의 억세스를 수행할 수 있도록 한 어레이 구조가 보여진다. 도 4에서 라인 L1 및 L2는 각기 입력 인에이블 신호가 인가되는 라인 및 출력 인에이블 신호가 인가되는 라인이다. 상기 도 4의 구조는 메모리 억세스동작은 확실하나 저항을 모든 단위 셀 마다 구비해야 하므로 집적도 측면에서 불리하다. 따라서, 도 5 또는 도 6과 같은 구성으로 변경하면 이를 해결 할 수 있다.Referring to FIG. 4, a gate turn off die connected to an access transistor 11 and a drain or a source of the access transistor, receives a first voltage as an anode, and a cathode connected to a second voltage terminal having a lower level than the first voltage. A row decoder 6 is formed by arranging a plurality of unit memory cells 100 including Lister 10 in a matrix form on a plurality of word lines WL1 to 4 and bit lines BL1 to 5, and connecting gate terminals of the access transistors to word lines WL1 to 4. An array structure is provided, which provides a decoding output of and allows access of information by connecting a source or a drain of an access transistor to the bit lines BL1 to 5. In FIG. 4, lines L1 and L2 are lines to which an input enable signal is applied and lines to which an output enable signal are applied, respectively. The structure of FIG. 4 is disadvantageous in terms of integration level since the memory access operation is sure but resistance must be provided in every unit cell. Therefore, it can be solved by changing to the configuration as shown in FIG.

도 7은 인버터들 I1~I4를 디코더 6에 추가로 설치하여 상기 GTO 다이리스터 10의 동작과 타이밍을 맞추어 전체 메모리 셀 어레이를 동작시키는 스킴이다.7 is a scheme in which the inverters I1 to I4 are additionally installed in the decoder 6 to operate the entire memory cell array in time with the operation of the GTO thyristor 10.

상술한 바와 같이, 본 발명에 따르면, 저장용 캐패시터를 제조하여 셀의 소자로서 채용함이 없이도 정보를 억세스할 수 있고, 전력소모가 적으며, 리프레쉬 동작이 필요치 않으며 빠른 동작속도를 가지는 등의 다양한 효과가 있다.As described above, according to the present invention, it is possible to access information without fabricating a storage capacitor and employing it as an element of a cell, having low power consumption, requiring no refresh operation, having a high operating speed, and the like. It works.

Claims

In a memory cell for a semiconductor memory device:

An access transistor having a gate terminal connected to the word line and a drain or source connected to the bit line; And

A gate connected to a source or a drain of the access transistor, receiving a first voltage as an anode, and having a cathode connected to a second voltage terminal having a level lower than the first voltage through a resistor, and having at least three PN contacts; A memory cell having a semiconductor element.

The memory cell of claim 1, wherein the semiconductor device is a gate turn off thyristor.

The memory cell of claim 2, wherein the access transistor is an N-type MOS field effect transistor.

In a memory cell for a volatile semiconductor memory device:

An access transistor having a gate terminal connected to the word line and a source or drain connected to the bit line; And

A gate connected to a drain or source of the access transistor, receiving a first voltage at an anode, and a cathode having a gate turn-off thyristor connected to a second voltage terminal having a level lower than the first voltage Cell.

In a memory cell array for a volatile semiconductor memory device:

A unit memory cell including an access transistor, a gate turn-off thyristor connected to a drain or source of the access transistor, receiving a first voltage at an anode, and a cathode connected to a second voltage terminal having a lower level than the first voltage; A plurality of word lines and bit lines are arranged in a matrix form, a row decoding output is provided by connecting a gate terminal of the access transistor to the word line, and a source or drain of an access transistor is connected to the bit line for information. An array of memory cells that can be accessed.