KR100234369B1 - Output driving circuit of sram - Google Patents

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KR100234369B1 KR1019970004130A KR19970004130A KR100234369B1 KR 100234369 B1 KR100234369 B1 KR 100234369B1 KR 1019970004130 A KR1019970004130 A KR 1019970004130A KR 19970004130 A KR19970004130 A KR 19970004130A KR 100234369 B1 KR100234369 B1 KR 100234369B1
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Abstract

본 발명은 스태틱 램 반도체 장치의 출력 구동 회로에 관한 것으로 출력 신호가 감지 증폭기로 입력되고 상기 출력 신호가 논리 하이가 되면 상기 감지 증폭기는 활성화되는 스태틱 램 반도체 장치의 출력 구동 회로에 있어서, 클럭 신호를 입력으로하고 상기 클럭 신호가 논리 하이가 되면 논리 로우의 제1 신호를 출력하고 소정의 시간이 경과한 후에 논리 하이의 제2 신호를 출력하는 입력부, 및 상기 제1 신호와 상기 제2 신호를 입력으로하고 상기 제1 신호가 논리 로우가 되면 출력 신호는 논리 로우가 되고 상기 제2 신호가 논리 하이가 되면 출력 신호는 다시 논리 하이가 되는 출력부를 구비함으로써 출력 데이터가 안정되게 출력된다.The present invention relates to an output driving circuit of a static RAM semiconductor device. In an output driving circuit of a static RAM semiconductor device in which an output signal is input to a sense amplifier and the output signal is logic high, the sense amplifier is activated. An input unit which outputs a first signal of a logic low when the clock signal becomes a logic high and outputs a second signal of a logic high after a predetermined time elapses, and inputs the first signal and the second signal. When the first signal is logic low, the output signal is logic low, and when the second signal is logic high, the output signal is output to be logic high, thereby outputting the output data stably.

Description

스태틱 램 반도체 장치의 출력 구동 회로Output Drive Circuit of Static RAM Semiconductor Device

본 발명은 스태틱 램 반도체 장치의 출력 구동 회로에 관한 것으로서, 특히 출력 데이터를 안정하게 출력시킬 수 있는 스태틱 램 반도체 장치의 출력 구동 회로에 관한 것이다.The present invention relates to an output driving circuit of a static RAM semiconductor device, and more particularly to an output driving circuit of a static RAM semiconductor device capable of stably outputting output data.

데이터를 기억하는 반도체 메모리 장치 중에서 전원 공급 없이는 기억 정보를 보존할 수 없는 장치로서 램(RAM;Random Access Memory)이 있다. 램은 전원이 공급되는 동안에는 기억 정보를 계속 보존하지만 전원 공급이 중단되면 기억 정보는 상실된다. 램의 종류로는 다이나믹 램(DRAM)과 스태틱 램(SRAM)이 있다. 다이나믹 램은 메모리 셀 집적도는 높지만 전원 공급이 계속되더라도 일정 시간이 지나면 기억 정보가 상실된다. 그래서 기억 정보를 계속 보존하기 위해서 메모리를 계속 리프레쉬(refresh)시켜주어야 한다. 반면 스태틱 램은 메모리 셀 집적도는 낮지만 전원이 공급되는 상태에서는 리프레쉬가 필요없다. 본 발명은 스태틱 램에서 출력되는 출력 데이터의 안정성을 향상시킬 수 있는 회로를 제공한다.Among semiconductor memory devices that store data, random access memory (RAM) is a device that cannot store memory information without power supply. The RAM keeps the memory information while the power is supplied, but the memory information is lost when the power supply is interrupted. RAMs include dynamic RAM (DRAM) and static RAM (SRAM). Dynamic RAM has a high memory cell density but memory information is lost after a certain period of time even if the power supply is continued. Therefore, the memory must be refreshed continuously to keep the memory information. Static RAM, on the other hand, has a low memory cell density but does not require refresh when powered. The present invention provides a circuit that can improve the stability of the output data output from the static RAM.

도 1은 종래의 스태틱 램의 출력 구동 회로도이다. 상기 출력 구동 회로의 구조는 칩선택 신호의 상보 신호인 CSB를 입력으로하는 제1 인버터(11)와, 상기 제1 인버터(11)의 출력과 클럭 신호인 CK를 입력으로하는 낸드(NAND) 게이트와, 상기 낸드 게이트(13)의 출력과 제어 신호인 rdy를 입력으로하여 출력 신호인 dena를 출력하는 노아(NOR) 게이트와, 상기 노아 게이트(15)의 출력을 입력으로하는 제2 인버터(17), 및 상기 제2 인버터(17)의 출력을 입력으로하고 sense 신호를 출력하는 제3 인버터(19)로 이루어져있다.1 is an output driving circuit diagram of a conventional static RAM. The structure of the output driving circuit includes a first inverter 11 which inputs CSB, which is a complementary signal of a chip select signal, and a NAND gate, which receives an output of the first inverter 11 and CK, which is a clock signal, as an input. And a NOR gate for outputting the output signal dena by inputting the output of the NAND gate 13 and rdy, which is a control signal, and a second inverter 17 having the output of the NOR gate 15 as an input. And a third inverter 19 for inputting the output of the second inverter 17 and outputting a sense signal.

상기 낸드 게이트(13)는 상기 제1 인버터(11)의 출력 신호와 상기 ck 신호 중에서 어느 하나라도 '0'이면 그 출력 신호는 '1'이 되고, 상기 제1 인버터(11)의 출력 신호와 상기 ck 신호가 모두 '1'이면 그 출력 신호는 '0'이 된다.The NAND gate 13 becomes '1' if any one of the output signal of the first inverter 11 and the ck signal is '0', and the output signal of the NAND gate 13 is equal to the output signal of the first inverter 11. If the ck signals are all '1', the output signal is '0'.

상기 노아 게이트(15)는 상기 낸드 게이트(13)의 출력 신호와 상기 rdy 신호 중에서 어느 하나라도 '1'이면 그 출력 신호는 '0'이 되고, 상기 낸드 게이트(13)의 출력 신호와 상기 rdy 신호가 모두 '0'이면 그 출력 신호는 '1'이 된다.If any one of the NAND gate 15 output signal of the NAND gate 13 and the rdy signal is '1', the output signal becomes '0', and the output signal of the NAND gate 13 and the rdy If the signals are all '0', the output signal is '1'.

도 2는 상기 도 1에 도시된 회로에 사용되는 신호들의 타이밍도이다. 상기 도 2를 참조하여 상기 도 1에 도시된 출력 구동 회로의 동작을 설명하기로 한다. 상기 CSB 신호와 상기 rdy 신호는 상기 도 1에 도시된 회로의 동작 모드에서는 항상 인에이블된다. 즉, 상기 CSB 신호는 항상 '0'이 되고 상기 rdy 신호는 항상 '1'이 된다. 상기 CSB 신호가 항상 '0'이면 상기 제1 인버터(11)의 출력 신호는 항상 '1'이 된다. 이 상태에서 상기 ck 신호가 '0'에서 '1'로 천이되면 상기 낸드 게이트(13)의 입력은 모두 '1'이므로 그 출력은 '0'이 된다. 상기 낸드 게이트(13)의 출력이 '0'이 되면 상기 rdy 신호도 '0'이므로 상기 노아 게이트(15)의 출력은 '1'이 된다. 그러므로 dena 신호는 '0'에서 '1'로 천이된다. 상기 도 2에 표시된 t1은 상기 낸드 게이트(13)와 상기 노아 게이트(15)에 의해 지연되는 지연 시간이다. 상기 노아 게이트(15)의 출력은 상기 제2 인버터(17)에 의해 인버팅되고 다시 제3 인버터(19)에 의해 인버팅므로 sense 신호는 '1'이 된다. 상기 sense 신호가 '1'인 동안에 출력 데이터가 출력된다.FIG. 2 is a timing diagram of signals used in the circuit shown in FIG. 1. The operation of the output driving circuit shown in FIG. 1 will be described with reference to FIG. 2. The CSB signal and the rdy signal are always enabled in the operation mode of the circuit shown in FIG. That is, the CSB signal is always '0' and the rdy signal is always '1'. When the CSB signal is always '0', the output signal of the first inverter 11 is always '1'. In this state, when the ck signal transitions from '0' to '1', the inputs of the NAND gates 13 are all '1', and thus the output is '0'. When the output of the NAND gate 13 is '0', the rdy signal is also '0', so the output of the NOR gate 15 is '1'. Therefore the dena signal transitions from '0' to '1'. 2 denotes a delay time delayed by the NAND gate 13 and the NOR gate 15. Since the output of the NOR gate 15 is inverted by the second inverter 17 and again by the third inverter 19, the sense signal becomes '1'. Output data is output while the sense signal is '1'.

그러다가 상기 ck 신호가 '1'에서 '0'으로 천이되면 상기 낸드 게이트(13)의 출력 신호는 '1'이 되고, 그로 인하여 상기 노아 게이트(15)의 출력 신호는 '0'이 된다. 즉, 상기 dena 신호는 '1'에서 '0'으로 디세이블(disable)된다. 상기 dena 신호가 '0'이 되면 상기 sense 신호는 '0'이 된다. 그러면 상기 출력 데이터는 하이임피던스(high impedance) 상태가 되어 출력 데이터는 더 이상 출력되지 않는다.Then, when the ck signal transitions from '1' to '0', the output signal of the NAND gate 13 becomes '1', and thus the output signal of the NOR gate 15 becomes '0'. That is, the dena signal is disabled from '1' to '0'. When the dena signal becomes '0', the sense signal becomes '0'. The output data is then in a high impedance state so that the output data is no longer output.

이상에서 설명한 바와 같이 종래의 스태틱 램의 출력 구동 회로에 의하면 sense 신호가 '1'인 동안에만 출력 데이터가 출력되고 sense 신호가 '0'이 되면 출력 데이터는 출력되지않기 때문에 출력 데이터가 불안정하게 되어 출력 데이터가 충분히 출력되지 못하는 경우가 발생할 수가 있다. 따라서 출력 데이터가 충분히 출력될 때까지 클럭 신호가 인에이블되는 시간이 충분히 길어야한다. 상기 클럭 신호를 충분히 길게 하기 위해서는 래취 회로를 출력 구동 회로의 후단에 연결해주면 되는데 이것은 상기 스태틱 램 반도체 장치의 크기를 크게하여 제조 비용을 증가시키기 때문에 바람직하지 않다. 그러므로 스태틱 램 반도체 장치의 크기를 크게하지 않으면서도 출력 데이터를 안정하게 출력시킬 수 있는 회로가 필요하다.As described above, according to the conventional output driver circuit of the static RAM, output data is output only while the sense signal is '1', and when the sense signal is '0', the output data is not output and thus the output data becomes unstable. The output data may not be output enough. Therefore, the time for enabling the clock signal must be long enough until the output data is sufficiently output. In order to sufficiently lengthen the clock signal, a latch circuit may be connected to a rear end of an output driving circuit, which is not preferable because the size of the static RAM semiconductor device is increased to increase the manufacturing cost. Therefore, there is a need for a circuit capable of stably outputting the output data without increasing the size of the static RAM semiconductor device.

본 발명이 이루고자하는 기술적 과제는 출력 데이터가 안정하게 출력되게 하는 스태틱 램 반도체 장치의 출력 구동 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an output driving circuit of a static RAM semiconductor device capable of stably outputting output data.

도 1은 종래의 스태틱 램(Static RAM) 반도체 장치의 출력 구동 회로도.1 is an output driving circuit diagram of a conventional static RAM semiconductor device.

도 2는 상기 도 1에 도시된 회로에 사용되는 신호들의 타이밍도.2 is a timing diagram of signals used in the circuit shown in FIG.

도 3은 본 발명에 따른 스태틱 램 반도체 장치의 출력 구동 회로도.3 is an output drive circuit diagram of the static RAM semiconductor device according to the present invention;

도 4는 상기 도 1에 도시된 회로에 사용되는 신호들의 타이밍도.4 is a timing diagram of signals used in the circuit shown in FIG.

상기 기술적 과제를 이루기 위하여 본 발명은, 출력 신호가 감지 증폭기로 입력되고 상기 출력 신호가 인에이블되면 상기 감지 증폭기는 활성화되는 스태틱 램 반도체 장치의 출력 구동 회로에 있어서, 클럭 신호를 입력으로하여 상기 클럭 신호가 논리 하이가 되면 출력 신호는 소정의 시간 동안 논리 로우가 되었다가 논리 하이가 되며 상기 클럭 신호가 다시 논리 하이로 될 때까지 상기 출력 신호는 논리 하이 레벨을 유지하는 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로를 제공한다.In order to achieve the above technical problem, the present invention provides an output driving circuit of a static RAM semiconductor device in which an output signal is input to a sense amplifier and the sense amplifier is activated when the output signal is enabled. When the signal is logic high, the output signal becomes logic low for a predetermined time and then becomes logic high, and the output signal remains at a logic high level until the clock signal becomes logic high again. Provide an output drive circuit of the device.

바람직하기는, 상기 소정의 시간은 상기 클럭 신호가 하나의 논리 게이트를 통과하는데 걸리는 시간이다.Preferably, the predetermined time is a time taken for the clock signal to pass through one logic gate.

상기 기술적 과제를 이루기 위하여 본 발명은 또한, 출력 신호가 감지 증폭기로 입력되고 상기 출력 신호가 논리 하이가 되면 상기 감지 증폭기는 활성화되는 스태틱 램 반도체 장치의 출력 구동 회로에 있어서, 클럭 신호를 입력으로하고 상기 클럭 신호가 논리 하이가 되면 논리 로우의 제1 신호를 출력하고 소정의 시간이 경과한 후에 논리 하이의 제2 신호를 출력하는 입력부, 및 상기 제1 신호와 상기 제2 신호를 입력으로하고 상기 제1 신호가 논리 로우가 되면 출력 신호는 논리 로우가 되고 상기 제2 신호가 논리 하이가 되면 출력 신호는 다시 논리 하이가 되는 출력부를 구비하는 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로를 제공한다.In order to achieve the above technical problem, the present invention also provides an output driving circuit of a static RAM semiconductor device in which an output signal is input to a sense amplifier and the sense amplifier is activated when the output signal becomes logic high. An input unit configured to output a first signal of a logic low when the clock signal becomes a logic high and to output a second signal of a logic high after a predetermined time elapses; and the first signal and the second signal as inputs; The output driving circuit of the static RAM semiconductor device, characterized in that the output signal is a logic low when the first signal is a logic low, and the output signal is a logic high again when the second signal is a logic high. do.

바람직하기는, 상기 소정의 시간은 상기 제1 출력 신호가 하나의 논리 게이트를 통과하는데 걸리는 시간이고, 상기 논리 게이트는 노아 게이트이다.Advantageously, said predetermined time is a time taken for said first output signal to pass through one logic gate, said logic gate being a noah gate.

또, 상기 입력부는 칩 선택 신호의 상보 신호를 입력으로하는 제1 인버터와, 상기 제1 인버터의 출력과 상기 클럭 신호를 입력으로하고 상기 제1 신호를 출력하는 낸드 게이트, 및 상기 낸드 게이트의 출력과 동작시 항상 인에이블되는 제어 신호를 입력으로하고 상기 제2 신호를 출력하는 제1 노아 게이트를 구비하여 상기 칩 선택 신호의 상보 신호가 논리 로우이고 상기 클럭 신호가 논리 하이가 되면 상기 제1 신호는 논리 로우가 되고 상기 제1 신호가 상기 제1 노아 게이트를 통과하면 상기 제2 출력 신호는 논리 하이가 된다.The input unit may include a first inverter for inputting a complementary signal of a chip select signal, a NAND gate for inputting an output of the first inverter and the clock signal, and outputting the first signal, and an output of the NAND gate. And a first NOR gate for inputting a control signal that is always enabled during an operation and outputting the second signal. When the complementary signal of the chip select signal is logic low and the clock signal becomes logic high, the first signal Becomes logic low and if the first signal passes through the first NOR gate, the second output signal becomes logic high.

또한, 상기 출력부는 상기 제1 신호와 상기 제2 신호를 입력으로하고 상기 제1 신호와 상기 제2 신호가 모두 논리 로우일 때만 논리 하이의 신호를 출력하는 제2 노아 게이트, 및 상기 제2 노아 게이트의 출력 신호를 인버팅하는 제2 인버터를 구비한다.The output unit may further include a second NOR gate configured to input the first signal and the second signal, and output a logic high signal only when both the first signal and the second signal are logic low, and the second NOR. And a second inverter for inverting the output signal of the gate.

상기 본 발명에 의하여 출력 데이터는 안정하게 출력된다.According to the present invention, the output data is stably output.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.

도 3은 본 발명에 따른 스태틱 램 반도체 장치의 출력 구동 회로도이다. 상기 도 3에 도시된 출력 구동 회로의 구조는 클럭 신호인 ck 신호를 입력으로하고 상기 클럭 신호가 논리 하이가 되면 논리 로우의 제1 신호를 출력하고 소정의 시간이 경과한 후에 논리 하이의 제2 신호인 dena 신호를 출력하는 입력부(21)와, 상기 제1 신호와 상기 dena 신호를 입력으로하고 상기 제1 신호가 논리 로우가 되면 출력 신호는 논리 로우가 되고 상기 dena 신호가 논리 하이가 되면 출력 신호는 다시 논리 하이가 되는 출력부(23)로 구성되어 있다.3 is an output driving circuit diagram of the static RAM semiconductor device according to the present invention. The structure of the output driving circuit shown in FIG. 3 is configured to input the ck signal, which is a clock signal, and output the first signal of the logic low when the clock signal becomes logic high, and after the predetermined time elapses, the second of logic high. An input unit 21 for outputting a dena signal, which is a signal, and the first signal and the dena signal as inputs, and when the first signal is a logic low, the output signal is a logic low and is output when the dena signal is a logic high. The signal is composed of an output section 23 which is again at logic high.

상기 입력부(21)는 칩 선택 신호의 상보 신호인 CSB 신호를 입력으로하는 제1 인버터(31)와, 상기 제1 인버터(31)의 출력과 상기 클럭 신호를 입력으로하고 상기 제1 신호를 출력하는 낸드 게이트(33), 및 상기 낸드 게이트(33)의 출력과 동작시 항상 인에이블되는 제어 신호인 rdy 신호를 입력으로하고 상기 dena 신호를 출력하는 제1 노아 게이트(35)로 구성되어있다.The input unit 21 inputs a first inverter 31 which inputs a CSB signal which is a complementary signal of a chip select signal, an output of the first inverter 31 and the clock signal, and outputs the first signal. NAND gate 33 and a first NOR gate 35 for inputting the rdy signal, which is a control signal that is always enabled during operation with the output of the NAND gate 33, and for outputting the dena signal.

상기 입력부(21)에서 상기 CSB 신호가 논리 로우이고 상기 클럭 신호가 논리 하이가 되면 상기 제1 신호는 논리 로우가 되고 상기 제1 신호가 상기 제1 노아 게이트(35)를 통과하면 상기 dena 신호는 논리 하이가 된다.When the CSB signal is logic low and the clock signal becomes logic high in the input unit 21, the first signal becomes logic low and when the first signal passes through the first NOR gate 35, the dena signal becomes Logic high.

상기 낸드 게이트(33)는 상기 제1 인버터(31)의 출력 신호와 상기 클럭 신호 중에서 어느 하나라도 '0'이면 그 출력 신호는 '1'이 되고, 상기 제1 인버터(31)의 출력 신호와 상기 클럭 신호가 모두 '1'이면 그 출력 신호는 '0'이 된다.If any one of the NAND gate 33 is '0' between the output signal of the first inverter 31 and the clock signal, the output signal becomes '1', and the output signal of the first inverter 31 If the clock signals are all '1', the output signal is '0'.

상기 제1 노아 게이트(35)는 상기 낸드 게이트(33)의 출력 신호와 상기 rdy 신호 중에서 어느 하나라도 '1'이면 그 출력 신호는 '0'이 되고, 상기 낸드 게이트(33)의 출력 신호와 상기 rdy 신호가 모두 '0'이면 그 출력 신호는 '1'이 된다.When the first NOR gate 35 is any one of the output signal of the NAND gate 33 and the rdy signal, the output signal is '0', and the output signal of the NAND gate 33 If the rdy signals are all '0', the output signal is '1'.

상기 출력부(23)는 상기 제1 신호와 상기 dena 신호를 입력으로하고 상기 제1 신호와 상기 dena 신호가 모두 논리 로우일 때만 논리 하이의 신호를 출력하는 제2 노아 게이트(41), 및 상기 제2 노아 게이트(41)의 출력 신호를 인버팅하는 제2 인버터(43)로 구성되어있다.The output unit 23 receives the first signal and the dena signal as inputs, and a second NOR gate 41 for outputting a logic high signal only when both the first signal and the dena signal are logic low, and the It is comprised by the 2nd inverter 43 which inverts the output signal of the 2nd NOR gate 41. As shown in FIG.

상기 제2 노아 게이트(41)는 상기 낸드 게이트(33)의 출력 신호와 상기 dena 신호 중에서 어느 하나라도 '1'이면 그 출력 신호는 '0'이 되고, 상기 낸드 게이트(33)의 출력 신호와 상기 dena 신호가 모두 '0'이면 그 출력 신호는 '1'이 된다.When the second NOR gate 41 is any one of the output signal of the NAND gate 33 and the dena signal, the output signal is '0', and the output signal of the NAND gate 33 If the dena signals are all '0', the output signal is '1'.

도 4는 상기 도 3에 도시된 회로에 사용되는 신호들의 타이밍도이다. 상기 도 4를 참조하여 상기 도 3에 도시된 출력 구동 회로의 동작을 설명하기로 한다. 상기 CSB 신호와 상기 rdy 신호는 상기 도 1에 도시된 회로의 동작 모드에서는 항상 인에이블된다. 즉, 상기 CSB 신호는 항상 '0'이 되고 상기 rdy 신호는 항상 '1'이 된다. 상기 CSB 신호가 항상 '0'이면 상기 제1 인버터(31)의 출력 신호는 항상 '1'이 된다. 이 상태에서 상기 ck 신호가 '0'에서 '1'로 천이되면 상기 낸드 게이트(33)의 입력은 모두 '1'이므로 그 출력은 '0'이 된다. 즉, 상기 제1 신호는 '0'이 된다. 상기 제1 신호가 '0'이 되면 상기 제2 노아 게이트(41)의 '1'이 된다. 여기서 상기 dena 신호는 초기 상태에서는 '0'이라고 가정한다. 상기 제2 노아 게이트(41)의 출력이 '1'이면 상기 sense 신호는 '0'이 된다.4 is a timing diagram of signals used in the circuit of FIG. 3. An operation of the output driving circuit shown in FIG. 3 will be described with reference to FIG. 4. The CSB signal and the rdy signal are always enabled in the operation mode of the circuit shown in FIG. That is, the CSB signal is always '0' and the rdy signal is always '1'. When the CSB signal is always '0', the output signal of the first inverter 31 is always '1'. In this state, when the ck signal transitions from '0' to '1', the inputs of the NAND gate 33 are all '1', so the output is '0'. That is, the first signal is '0'. When the first signal becomes '0', the first signal becomes '1' of the second NOR gate 41. Herein, it is assumed that the dena signal is '0' in the initial state. When the output of the second NOR gate 41 is '1', the sense signal is '0'.

상기 제1 신호가 '0'이 될 때 상기 rdy 신호는 '0'이므로 상기 제1 노아 게이트(35)의 출력은 '1'이 된다. 그러면 dena 신호는 '0'에서 '1'로 천이된다. 상기 dena 신호가 '1'이 되면 상기 제2 노아 게이트(41)의 출력은 '1'에서 '0'으로 천이된다. 그러면 상기 sense 신호는 '0'에서 '1'로 천이된다. 여기서 상기 sense 신호가 '0'인 시간은 상기 도 4에 t2로 표시되어있는데 상기 t2는 상기 제1 신호가 상기 제1 노아 게이트(35)를 통과하는데 걸리는 시간이다.When the first signal is '0', the rdy signal is '0', so the output of the first NOR gate 35 is '1'. The dena signal then transitions from '0' to '1'. When the dena signal becomes '1', the output of the second NOR gate 41 transitions from '1' to '0'. The sense signal then transitions from '0' to '1'. Herein, the time when the sense signal is '0' is represented by t2 in FIG. 4, wherein t2 is a time taken for the first signal to pass through the first NOR gate 35.

상기 sense 신호가 '1'인 동안에 출력 데이터가 출력된다. 상기 sense 신호가 '1'인 시간이 상기 클럭 시간의 1주기에서 상기 t2를 뺀 시간이기 때문에 상기 출력 데이터는 그만큼 안정되게 되고 그로 인하여 출력 데이터는 완전히 출력될 수가 있다.Output data is output while the sense signal is '1'. Since the time at which the sense signal is '1' is a time obtained by subtracting t2 from one period of the clock time, the output data can be stabilized by that amount, whereby the output data can be completely output.

그러다가 상기 ck 신호가 '1'에서 '0'으로 천이되면 상기 제1 신호는 '0'에서 '1'로 천이된다. 그러나 상기 제2 노아 게이트(41)의 출력은 변하지 않는다. 그리고 상기 클럭 신호가 다시 '0'에서 '1'로 천이되면 상기 제1 신호는 '1'에서 '0'으로 천이되어 상기 클럭 신호가 '0'에서 '1'로 천이될 때의 동작이 반복된다.When the ck signal transitions from '1' to '0', the first signal transitions from '0' to '1'. However, the output of the second NOR gate 41 does not change. When the clock signal transitions from '0' to '1' again, the first signal transitions from '1' to '0' and the operation when the clock signal transitions from '0' to '1' is repeated. do.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, sense 신호가 '1'인 시간이 종래보다 길어서 출력 데이터는 충분히 안정되어 출력 데이터는 완전히 출력될 수가 있다.As described above, according to the present invention, since the time when the sense signal is '1' is longer than in the related art, the output data is sufficiently stable and the output data can be completely output.

Claims (7)

출력 신호가 감지 증폭기로 입력되고 상기 출력 신호가 인에이블되면 상기 감지 증폭기는 활성화되는 스태틱 램 반도체 장치의 출력 구동 회로에 있어서,An output driving circuit of a static RAM semiconductor device in which an output signal is input to a sense amplifier and the output signal is enabled, the sense amplifier is activated. 클럭 신호를 입력으로하여 상기 클럭 신호가 논리 하이가 되면 출력 신호는 소정의 시간 동안 논리 로우가 되었다가 논리 하이가 되며 상기 클럭 신호가 다시 논리 하이로 될 때까지 상기 출력 신호는 논리 하이 레벨을 유지하는 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로.When the clock signal becomes a logic high by inputting a clock signal, the output signal becomes a logic low for a predetermined time and becomes a logic high, and the output signal is maintained at a logic high level until the clock signal becomes a logic high again. An output drive circuit of a static RAM semiconductor device. 제1항에 있어서, 상기 소정의 시간은 상기 클럭 신호가 하나의 논리 게이트를 통과하는데 걸리는 시간인 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로.The output driving circuit of claim 1, wherein the predetermined time is a time required for the clock signal to pass through one logic gate. 출력 신호가 감지 증폭기로 입력되고 상기 출력 신호가 논리 하이가 되면 상기 감지 증폭기는 활성화되는 스태틱 램 반도체 장치의 출력 구동 회로에 있어서,In the output driving circuit of the static RAM semiconductor device, when the output signal is input to the sense amplifier and the output signal is logic high, the sense amplifier is activated, 클럭 신호를 입력으로하고 상기 클럭 신호가 논리 하이가 되면 논리 로우의 제1 신호를 출력하고 소정의 시간이 경과한 후에 논리 하이의 제2 신호를 출력하는 입력부; 및An input unit for inputting a clock signal and outputting a first signal of a logic low when the clock signal becomes a logic high and outputting a second signal of a logic high after a predetermined time elapses; And 상기 제1 신호와 상기 제2 신호를 입력으로하고 상기 제1 신호가 논리 로우가 되면 출력 신호는 논리 로우가 되고 상기 제2 신호가 논리 하이가 되면 출력 신호는 다시 논리 하이가 되는 출력부를 구비하는 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로.When the first signal and the second signal is input and the first signal is a logic low, the output signal is a logic low, and when the second signal is a logic high, the output signal is provided with a logic high again An output driving circuit of the static RAM semiconductor device. 제3항에 있어서, 상기 소정의 시간은 상기 제1 출력 신호가 하나의 논리 게이트를 통과하는데 걸리는 시간인 것을 특징으로 하는 스태틱 램 반도체 장치의 출력 구동 회로.The output driving circuit of claim 3, wherein the predetermined time is a time required for the first output signal to pass through one logic gate. 제4항에 있어서, 상기 논리 게이트는 노아 게이트인 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로.The output driving circuit of claim 4, wherein the logic gate is a noah gate. 제3항에 있어서, 상기 입력부는 칩 선택 신호의 상보 신호를 입력으로하는 제1 인버터와, 상기 제1 인버터의 출력과 상기 클럭 신호를 입력으로하고 상기 제1 신호를 출력하는 낸드 게이트, 및 상기 낸드 게이트의 출력과 동작시 항상 인에이블되는 제어 신호를 입력으로하고 상기 제2 신호를 출력하는 제1 노아 게이트를 구비하여 상기 칩 선택 신호의 상보 신호가 논리 로우이고 상기 클럭 신호가 논리 하이가 되면 상기 제1 신호는 논리 로우가 되고 상기 제1 신호가 상기 제1 노아 게이트를 통과하면 상기 제2 출력 신호는 논리 하이가 되는 것을 특징으로 하는 스태틱 램 반도체 장치의 출력 구동 회로.4. The display device of claim 3, wherein the input unit comprises: a first inverter configured to input a complementary signal of a chip select signal; a NAND gate configured to input an output of the first inverter and the clock signal, and output the first signal; A control signal that is always enabled during the output and operation of the NAND gate is provided as an input, and a first NOR gate for outputting the second signal is provided so that the complementary signal of the chip select signal is a logic low and the clock signal is a logic high. And the first signal becomes a logic low and the second output signal becomes a logic high when the first signal passes through the first NOR gate. 제3항에 있어서, 상기 출력부는 상기 제1 신호와 상기 제2 신호를 입력으로하고 상기 제1 신호와 상기 제2 신호가 모두 논리 로우일 때만 논리 하이의 신호를 출력하는 제2 노아 게이트, 및 상기 제2 노아 게이트의 출력 신호를 인버팅하는 제2 인버터를 구비하는 것을 특징으로하는 스태틱 램 반도체 장치의 출력 구동 회로.4. The second NOR gate of claim 3, wherein the output unit is configured to output a logic high signal only when the first signal and the second signal are input and both the first signal and the second signal are logic low, and And a second inverter for inverting the output signal of the second NOR gate.
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