KR100232211B1 - Manufacturing method of semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 특히, 커패시터의 정전용량을 향상하기 위하여 반구형 폴리실리콘층을 형성하는 공정이 용이한 반도체 메모리 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device in which a process of forming a hemispherical polysilicon layer in order to improve a capacitance of a capacitor is easy.

이와 같은 본 발명 반도체 메모리 장치의 제조방법은 반도체기판상에 콘택홀이 형성된 절연막을 형성하는 단계, 상기 콘택홀 및 콘택홀에 인접한 상기 절연막상에 비소가 도핑된 커패시터 제 1 전극을 형성하는 단계, 상기 커패시터 제 1 전극을 열처리하여 반구형 커패시터 제 1 전극을 형성하는 단계, 상기 반구형 커패시터 제 1 전극 표면에 유전막을 형성하는 단계, 상기 유전막상에 커패시터 제 2 전극을 형성하는 단계를 포함한다.The method of manufacturing a semiconductor memory device of the present invention comprises the steps of forming an insulating film having a contact hole formed on a semiconductor substrate, forming a capacitor first electrode doped with arsenic on the contact hole and the insulating film adjacent to the contact hole; Heat treating the capacitor first electrode to form a hemispherical capacitor first electrode, forming a dielectric film on a surface of the hemispherical capacitor first electrode, and forming a capacitor second electrode on the dielectric film.

Description

반도체 메모리 장치의 제조방법Manufacturing Method of Semiconductor Memory Device

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 특히, 커패시터의 정전용량을 향상하기 위하여 반구형 폴리실리콘층을 형성하는 공정이 용이한 반도체 메모리 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device in which a process of forming a hemispherical polysilicon layer in order to improve a capacitance of a capacitor is easy.

반도체소자의 발전에 따라 하나의 반도체칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다.BACKGROUND With the development of semiconductor devices, the work of integrating many devices on one semiconductor chip has been actively performed.

특히 DRAM(Dynamic Random Access Memory)의 메모리 셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.In particular, in memory cells of DRAM (Dynamic Random Access Memory), various various cell structures have been proposed to minimize the device size.

일반적으로 DRAM 메모리 셀은 하나의 커패시터로 구성된 메모리 셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다.In general, a DRAM memory cell is a memory cell composed of one capacitor, and signal charges are stored in a storage node of a capacitor connected to a transistor (switching transistor).

따라서 반도체 메모리 소자의 고집적화로 인해 메모리 셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다.Therefore, when the size of the memory cell is reduced due to the high integration of the semiconductor memory device, the size of the capacitor is also reduced, thereby reducing the number of charges that can be stored in the storage node.

그러므로 원하는 신호를 오동작 하는 일 없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리 셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.Therefore, in order to deliver the desired signal without malfunctioning, the capacitor storage node of the memory cell must have a surface area above a certain value in order to secure the capacitor capacity required for signal transmission.

따라서 메모리 셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 표면적을 가져야 한다.Therefore, to reduce the memory cell size, the storage node of the capacitor must have a relatively large surface area within a limited area on the semiconductor substrate.

그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 필라(pillar) 구조 등을 이용하게 되었다.Therefore, the type of capacitor is to use the pin (pillar) or pillar (pillar) structure in the parallel plate structure.

이와 같은 종래 반도체 메모리 장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.A conventional method of manufacturing a semiconductor memory device will be described with reference to the accompanying drawings.

도 1a 내지 도 1e는 종래 반도체 메모리 장치의 제조공정 단면도이다.1A to 1E are cross-sectional views illustrating a manufacturing process of a conventional semiconductor memory device.

먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 절연막(2)을 형성한후 상기 절연막(2)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 콘택홀(3)을 형성한다. 이어서, 상기 콘택홀(3)을 포함한 절연막(2) 전면에 비정질 실리콘층(4)을 형성한다. 이때, 상기 비정질 실리콘층(4)을 형성하는 공정은 저압화학기상증착(LPCVD)법으로 Si2H6가스나 SiH4가스를 N2분위기에서 PH3가스를 이용하여 인(P : Phosphorous)을 인-시투(in-situ) 도핑하여 형성하는데 Si2H6가스를 사용할 경우는 505℃ 이하에서 증착하고, SiH4가스의 경우는 530℃ 이하의 온도에서 증착한다. 상기한 바와 같은 두 조건 모두 증착시 인(P)의 도핑농도는 1,5×1020atom/cm3이다. 즉, 전도성이 낮은 비정질 실리콘층에 인(P)이온을 도핑하여 전도도를 향상시키는 것이다.First, as shown in FIG. 1A, after forming the insulating film 2 on the semiconductor substrate 1, the insulating film 2 is selectively patterned (photolithography process + etching process) to form the contact hole 3. . Subsequently, an amorphous silicon layer 4 is formed on the entire surface of the insulating film 2 including the contact hole 3. At this time, the process of forming the amorphous silicon layer (4) is a low pressure chemical vapor deposition (LPCVD) method of the phosphorus (P: Phosphorous) by using a pH 3 gas in Si 2 H 6 gas or SiH 4 gas in N 2 atmosphere When using Si 2 H 6 gas to form in-situ doping is deposited at 505 ℃ or less, for SiH 4 gas is deposited at a temperature of 530 ℃ or less. In both of the above conditions, the doping concentration of phosphorus (P) during deposition is 1,5 × 10 20 atom / cm 3 . That is, doping phosphorus (P) ions into the amorphous silicon layer having low conductivity improves conductivity.

도 1b에 나타낸 바와 같이, 커패시터 형성영역을 정의하여 상기 인(P)이 도핑된 비정질 실리콘층(4)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 스토리지 노드(4a)를 형성한다. 이때, 커패시터 형성영역은 상기 콘택홀(3) 및 콘택홀(3)에 인접한 절연막(2)상측으로 정의한다.As shown in FIG. 1B, the capacitor formation region is defined to selectively pattern the amorphous silicon layer 4 doped with phosphorus (P) to form a storage node 4a. In this case, the capacitor formation region is defined as the upper side of the insulating film 2 adjacent to the contact hole 3 and the contact hole 3.

도 1c에 나타낸 바와 같이, 상기 스토리지 노드(4a)를 5 × 10-7Torr 이하의 고진공상태의 압력과 580 ∼ 630℃의 온도에서 열처리하여 스토리지 노드(4a)의 표면에 반구형 폴리실리콘층(HSG :Hemi-Spherical Grain)(4b)을 형성한다. 이와 같은 반구형 폴리실리콘층(4b)은 그 구조적 특징때문에 커패시터의 면적을 향상시킬수 있다.As shown in FIG. 1C, the storage node 4a is heat treated at a high vacuum pressure of 5 × 10 −7 Torr or less and a temperature of 580 to 630 ° C., and a hemispherical polysilicon layer (HSG) is formed on the surface of the storage node 4a. Form: Hemi-Spherical Grain (4b). Such a hemispherical polysilicon layer 4b can improve the area of the capacitor due to its structural features.

도 1d에 나타낸 바와 같이, 상기 반구형 폴리실리콘층(4b) 표면에 유전막(5)을 형성한다.As shown in Fig. 1D, a dielectric film 5 is formed on the surface of the hemispherical polysilicon layer 4b.

도 1e에 나타낸 바와 같이, 상기 유전막(5)을 포함한 절연막(2)상에 플레이트 노드(6)를 형성한다.As shown in FIG. 1E, the plate node 6 is formed on the insulating film 2 including the dielectric film 5.

종래 반도체 메모리 장치의 제조방법에 있어서는 커패시터의 정전용량을 향상하기 위하여 LPCVD법에 의해 PH3가스를 이용하여 인(P)을 도핑한 비정질 실리콘층을 증착한다음, 상기 비정질 실리콘층의 표면에 반구형 폴리실리콘층을 형성하는 공정시 화학적 결합력이 강한 인(P)이 디플리션되지 않아 비정질 실리콘층의 표면과 벌크(Bulk)내의 불순물 농도가 비슷한 상태로 되어 있게 된다. 결국, 고진공상태에서의 열처리에 의한 반구형 폴리실리콘층 형성시 불순물(dopant)인 인(P)이온에 의한 실리콘 격자의 포획(trap)에 의해 반구형 폴리실리콘층의 형성이 어려워 고집적 반도체 메모리 장치를 제공하기 어려운 문제점이 있었다.In the conventional method of manufacturing a semiconductor memory device, in order to improve the capacitance of a capacitor, an amorphous silicon layer doped with phosphorus (P) is deposited using a PH 3 gas by LPCVD, and then hemispherical on the surface of the amorphous silicon layer. In the process of forming the polysilicon layer, phosphorus (P) having a strong chemical bonding force is not depleted, so that the impurity concentration in the bulk and the surface of the amorphous silicon layer is similar. As a result, when the hemispherical polysilicon layer is formed by heat treatment in a high vacuum state, it is difficult to form the hemispherical polysilicon layer due to trapping of the silicon lattice due to phosphorus (P) ions, which is a dopant, thereby providing a highly integrated semiconductor memory device. There was a problem that was difficult to do.

본 발명은 상기한 바와 같은 종래 반도체 메모리 장치 제조방법의 문제점을 해결하기 위하여 안출한 것으로 스토리지 노드로 사용할 비정질 실리콘층에 휘발성이 좋은 불순물 이온을 도핑시킨후 반구형 폴리실리콘층을 형성하기전 비정질 실리콘층 표면의 불순물 이온을 제거한다음 반구형 폴리실리콘층을 형성하므로 반구형 폴리실리콘층을 형성하는 공정이 용이한 반도체 메모리 장치의 제조방법을 제공하는데 그 목적이 있다The present invention has been made to solve the problems of the conventional method of manufacturing a semiconductor memory device as described above, and doped with an volatile impurity ion to an amorphous silicon layer to be used as a storage node, before forming a hemispherical polysilicon layer. It is an object of the present invention to provide a method of manufacturing a semiconductor memory device in which a hemispherical polysilicon layer is formed after removing impurity ions on the surface, thereby facilitating the process of forming a hemispherical polysilicon layer.

도 1a 내지 도 1e는 종래 반도체 메모리 장치의 제조공정 단면도1A to 1E are cross-sectional views of a manufacturing process of a conventional semiconductor memory device.

도 2a 내지 도 2e는 본 발명 반도체 메모리 장치의 제조공정 단면도2A to 2E are cross-sectional views of a manufacturing process of the semiconductor memory device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 반도체기판 12 : 절연막11 semiconductor substrate 12 insulating film

13 : 콘택홀 14a : 스토리지 노드13: contact hole 14a: storage node

14b : 반구형 폴리실리콘층 15 : 유전막14b: hemispherical polysilicon layer 15: dielectric film

16 : 플레이트 노드16: plate node

본 발명에 따른 반도체 메모리 장치의 제조방법은 반도체기판상에 콘택홀이 형성된 절연막을 형성하는 단계, 상기 콘택홀 및 콘택홀에 인접한 상기 절연막상에 비소가 도핑된 커패시터 제 1 전극을 형성하는 단계, 상기 커패시터 제 1 전극을 열처리하여 반구형 커패시터 제 1 전극을 형성하는 단계, 상기 반구형 커패시터 제 1 전극 표면에 유전막을 형성하는 단계, 상기 유전막상에 커패시터 제 2 전극을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device according to the present invention may include forming an insulating film having a contact hole formed on a semiconductor substrate, forming a capacitor first electrode doped with arsenic on the contact hole and the insulating film adjacent to the contact hole; Heat treating the capacitor first electrode to form a hemispherical capacitor first electrode, forming a dielectric film on a surface of the hemispherical capacitor first electrode, and forming a capacitor second electrode on the dielectric film.

이와 같은 본 발명 반도체 메모리 장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a method of manufacturing the semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명 반도체 메모리 장치의 제조공정 단면도이다.2A through 2E are cross-sectional views illustrating a manufacturing process of the semiconductor memory device of the present invention.

먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 절연막(12)을 형성한후 상기 절연막(12)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 콘택홀(13)을 형성한다. 이어서, 상기 콘택홀(13)을 포함한 절연막(12) 전면에 비정질 실리콘층(14)을 형성한다. 이때, 상기 비정질 실리콘층(14)을 형성하는 공정은 저압화학기상증착(LPCVD)법으로 Si2H6가스나 SiH4가스를 N2분위기에서 PH3가스를 이용하여 비소(As : Arsenic)를 인-시투(in-situ) 도핑하여 형성하는데 Si2H6가스를 사용할 경우는 505℃ 이하에서 증착하고, SiH4가스의 경우는 530℃ 이하의 온도에서 증착한다. 상기한 바와 같은 두 조건 모두 증착시 비소(As)의 도핑농도는 1,5×1020atom/cm3이다.First, as shown in FIG. 2A, after forming the insulating film 12 on the semiconductor substrate 11, the insulating film 12 is selectively patterned (photolithography process + etching process) to form the contact hole 13. . Subsequently, an amorphous silicon layer 14 is formed on the entire surface of the insulating layer 12 including the contact hole 13. In this case, the process of forming the amorphous silicon layer 14 is a low pressure chemical vapor deposition (LPCVD) method of arsenic (As: Arsenic) by using Si 2 H 6 gas or SiH 4 gas in a N 2 atmosphere using a PH 3 gas When using Si 2 H 6 gas to form in-situ doping is deposited at 505 ℃ or less, for SiH 4 gas is deposited at a temperature of 530 ℃ or less. In both of the above conditions, the doping concentration of arsenic (As) during deposition is 1,5 × 10 20 atom / cm 3 .

도 2b에 나타낸 바와 같이, 커패시터 형성영역을 정의하여 상기 비소(As)가 도핑된 비정질 실리콘층(14)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 스토리지 노드(14a)를 형성한다. 이때, 커패시터 형성영역은 상기 콘택홀(13) 및 콘택홀(13)에 인접한 절연막(12)상측으로 정의한다.As shown in FIG. 2B, a capacitor formation region is defined to selectively pattern (a photolithography process + an etching process) the amorphous silicon layer 14 doped with arsenic (As) to form a storage node 14a. In this case, the capacitor formation region is defined as an upper side of the insulating layer 12 adjacent to the contact hole 13 and the contact hole 13.

도 2c에 나타낸 바와 같이, 상기 비소가 도핑된 스토리지 노드(14a)를 10-7Torr 이하의 고진공 상태에서 400 ∼ 555℃의 온도로 열처리하면 상기 스토리지 노드(14a) 표면의 비소(As)가 디플리션(depletion)되면서 스토리지 노드(14a)의 표면에 반구형 폴리실리콘층(HSG)(14b)이 형성된다. 즉, 상기 스토리지 노드(14a)는 도프드 비정질 실리콘층이고 상기 반구형 폴리실리콘층(14b)은 언도프드 폴리실리콘층이다.As shown in FIG. 2C, when the arsenic-doped storage node 14a is heat-treated at a temperature of 400 to 555 ° C. under a high vacuum of 10 −7 Torr or less, arsenic (As) on the surface of the storage node 14a is dehydrated. While being replicated, a hemispherical polysilicon layer (HSG) 14b is formed on the surface of the storage node 14a. That is, the storage node 14a is a doped amorphous silicon layer and the hemispherical polysilicon layer 14b is an undoped polysilicon layer.

도 2d에 나타낸 바와 같이, 상기 반구형 폴리실리콘층(14b) 표면에 유전막(15)을 형성한다.As shown in FIG. 2D, the dielectric film 15 is formed on the surface of the hemispherical polysilicon layer 14b.

도 2e에 나타낸 바와 같이, 상기 유전막(15)을 포함한 절연막(12)상에 플레이트 노드(16)를 형성한다.As shown in FIG. 2E, the plate node 16 is formed on the insulating film 12 including the dielectric film 15.

본 발명에 따른 반도체 메모리 장치의 제조방법에 있어서는 휘발성이 좋은 비소이온을 비정질 실리콘층에 도핑하여 반구형 폴리실리콘층을 형성하므로 스토리지 노드의 표면에 반구형 폴리실리콘층을 형성하는 공정이 용이한 고집적 반도체 메모리 장치를 제공할 수 있는 효과가 있다.In the method of manufacturing a semiconductor memory device according to the present invention, since a hemispherical polysilicon layer is formed by doping volatile arsenic ions to an amorphous silicon layer, a highly integrated semiconductor memory is easy to form a hemispherical polysilicon layer on the surface of a storage node. There is an effect that can provide a device.

Claims (3)

반도체기판상에 콘택홀이 형성된 절연막을 형성하는 단계;Forming an insulating film having contact holes formed on the semiconductor substrate; 상기 콘택홀 및 콘택홀에 인접한 상기 절연막상에 비소가 도핑된 커패시터 제 1 전극을 형성하는 단계;Forming a arsenic doped capacitor first electrode on the contact hole and the insulating film adjacent to the contact hole; 상기 커패시터 제 1 전극을 열처리하여 반구형 커패시터 제 1 전극을 형성하는 단계;Heat treating the capacitor first electrode to form a hemispherical capacitor first electrode; 상기 반구형 커패시터 제 1 전극 표면에 유전막을 형성하는 단계;Forming a dielectric film on a surface of the hemispherical capacitor first electrode; 상기 유전막상에 커패시터 제 2 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.And forming a capacitor second electrode on the dielectric layer. 제 1 항에 있어서, 상기 반구형 커패시터 제 1 전극은 비소가 도핑된 비정질 실리콘층 및 반구형 폴리실리콘층으로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The method of claim 1, wherein the hemispherical capacitor first electrode is formed of an arsenic doped amorphous silicon layer and a hemispherical polysilicon layer. 제 2 항에 있어서, 상기 반구형 폴리실리콘층은 상기 비소가 도핑된 커패시터 제 1 전극을 400℃이상의 온도와 10-7Torr 이하의 압력에서 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.The method of claim 2, wherein the hemispherical polysilicon layer forms the arsenic doped capacitor first electrode at a temperature of 400 ° C. or higher and a pressure of 10 −7 Torr or less.
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