KR100232186B1

KR100232186B1 - Esd protection circuit

Info

Publication number: KR100232186B1
Application number: KR1019960067946A
Authority: KR
Inventors: 최선; 김도형
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-19
Filing date: 1996-12-19
Publication date: 1999-12-01
Also published as: KR19980049254A

Abstract

본 발명의 정전기(Electro Static Discharge)보호 회로에 관한 것으로, 특히 방전 경로를 대칭적으로 구성하여 ESD보호 특성을 향상시킨 ESD 보호 회로에 관한 것이다.The present invention relates to an electrostatic discharge protection circuit of the present invention, and more particularly, to an ESD protection circuit in which discharge paths are symmetrically improved to improve ESD protection characteristics.

이와 같은 본 발명의 ESD 보호 회로는 입력핀과 메인칩의 내부 회로사이에 각각(-)(+)의 차지를 방전하기 위한 경로로 사용되는 메탈 게이트의 제1,2 트랜지스터로 이루어진 제1ESD부와, 상기 제1ESD부화 접지 단자 또는 다른 입력핀 사이에 구성되어 각각(-)(+)의 차지를 방전하기 위한 경로로 사용되는 제3,4 트랜지스터로 이루어진 제2ESD부를 포함하여 구성된다.The ESD protection circuit of the present invention includes a first ESD unit including first and second transistors of a metal gate, which are used as paths for discharging a negative charge between an input pin and an internal circuit of a main chip. And a second ESD unit including third and fourth transistors disposed between the first ESD ground terminal or another input pin and used as a path for discharging a charge of (−) (+), respectively.

Description

RS protective circuit

일반적으로 ESD로 부터 디바이스를 보호하는 방법에는 디바이스 주위의 ESD발생 원인을 제거하는 방법과 디바이스에 가해지는 ESD를 적절한 보호 회로를 사용하여 내부에 영향을 주지 않고 방전시키는 방법이 있다.In general, there are methods of protecting a device from ESD by eliminating the cause of ESD occurrence around the device and by using an appropriate protection circuit to discharge the ESD applied to the device without affecting the inside.

이하, 첨부된 도면을 참고하여 종래 기술의 ESD 보호 회로에 관하여 설명하면 다음과 같다.Hereinafter, an ESD protection circuit according to the related art will be described with reference to the accompanying drawings.

제1도는 종래 기술의 ESD 보호 회로의 구성도이다.1 is a configuration diagram of an ESD protection circuit of the prior art.

종래 기술에서는 ESD보호 회로를 제1도에서와 같이 입력핀(1)에 구성하여 메인칩(2)의 내부로 가해지는 ESD를 적절한 경로로 방전시킨다.In the prior art, an ESD protection circuit is formed on the input pin 1 as shown in FIG. 1 to discharge the ESD applied to the inside of the main chip 2 to an appropriate path.

즉, 입력핀(1)과 메인칩(2)사이에 메탈 게이트의 제1,2트랜지스터(3)(4)를 구성하여 (-)차지(Charge)와 (+)차지의 방전 경로를 각각 독립적으로 구성하여 접지 단자(5)로 ESD가 방전되도록한 것이다.That is, the first and second transistors 3 and 4 of the metal gate are formed between the input pin 1 and the main chip 2 to independently discharge discharges of the negative charge and the positive charge. It is configured to discharge the ESD to the ground terminal (5).

이때, 제1트랜지스터(3)는 게이트 전극과 소오스 전극이 입력핀(1)에 공통으로 연결되고 제2트랜지스터(4)는 게이트 전극과 소오스 전극이 접지 단자(5)에 공통으로 연결된다.In this case, in the first transistor 3, the gate electrode and the source electrode are commonly connected to the input pin 1, and in the second transistor 4, the gate electrode and the source electrode are commonly connected to the ground terminal 5.

외부에서 High의 전압이 인가되면(+)차지는 메인칩(2)의 내부 회로에 영향을 주기 전에 제1트랜지스터(3)를 이용하여 접지 단자(5)로 방전시킨다.When a high voltage is applied from the outside, the positive charge is discharged to the ground terminal 5 by using the first transistor 3 before the internal circuit of the main chip 2 is affected.

그리고 (-)차지는 제2트랜지스터(4)를 이용하여 방전시키게 된다.The negative charge is then discharged using the second transistor 4.

이와 같은 종래 기술의 ESD 보호 회로는 입력핀과 접지 단자사이에서 (+)(-)의 차지를 처리하기 위한 ESD 보호 회로를 각각 단일 트랜지스터를 이용하여 구성하여 접합 브레이크 다운 전압에 쉽게 영향을 받아 절연 파괴의 가능성이 높다.In the conventional ESD protection circuit, a single transistor is used to configure an ESD protection circuit for handling a positive charge between the input pin and the ground terminal, and is easily affected by the junction breakdown voltage. High probability of destruction.

그리고 ESD 보호 회로가 구성된 입력핀과 입력핀 사이의 방전 특성과 입력핀과 접지 단자 사이의 방전 특성이 동일하지 않아 ESD 보호 특성이 좋지 않다.In addition, since the discharge characteristics between the input pin and the input pin where the ESD protection circuit is configured and the discharge characteristics between the input pin and the ground terminal are not the same, the ESD protection characteristics are not good.

본 발명은 상기와 같은 종래 기술의 ESD 보호 회로의 문제점을 해결하기 위하여 안출한 것으로, 방전 경로를 대칭적으로 구성하여 ESD보호 특성을 향상시킨 ESD 보호 회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the problems of the conventional ESD protection circuit as described above, and an object thereof is to provide an ESD protection circuit in which discharge paths are symmetrically improved to improve ESD protection characteristics.

제1도는 종래 기술의 ESD 보호 회로의 구성도.1 is a block diagram of a prior art ESD protection circuit.

제2도는 본 발명에 따른 ESD 보호 회로의 구성도.2 is a block diagram of an ESD protection circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 입력핀 21 : 접지 단자20: input pin 21: ground terminal

22 : 제1트랜지스터 23 : 제2트랜지스터22: first transistor 23: second transistor

24 : 제3트랜지스터 25 : 제4트랜지스터24: third transistor 25: fourth transistor

26 : 메인칩26: main chip

방전 경로를 대칭적으로 구성하여 ESD보호 특성을 향상시킨 본 발명의 ESD 보호 회로는 입력핀과 메인칩의 내부 회로사이에 각각 (-)(+)의 차지를 방전하기 위한 경로로 사용되는 메탈 게이트의 제1,2트랜지스터로 이루어진 제1ESD부와, 상기 제1ESD부와 접지 단자 또는 다른 입력핀사이에 구성되어 각각 (-)(+)의 차지를 방전하기 위한 경로로 사용되는 제3,4트랜지스터로 이루어진 제2ESD부를 포함하는 것을 특징으로 한다.The ESD protection circuit of the present invention, in which discharge paths are symmetrically improved to improve ESD protection, is a metal gate used as a path for discharging a negative charge between an input pin and an internal circuit of a main chip. A third and fourth transistors formed between the first and second transistors of the first and second transistors and between the first ESD unit and the ground terminal or another input pin, respectively, and used as a path for discharging a charge of (−) (+), respectively It characterized in that it comprises a second ESD portion made of.

이하, 첨부된 도면을 참고하여 본 발명의 ESD 보호 회로에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the ESD protection circuit of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 따른 ESD 보호 회로의 구성도이다.2 is a configuration diagram of an ESD protection circuit according to the present invention.

본 발명의 ESD 보호 회로는 ESD 보호 회로의 방전 경로를 대칭적으로 구성한 것으로 접지 단자(21)에 ESD 보호 회로를 구성하여 접지 라인을 전기적으로 플로우팅시킨 것이다.The ESD protection circuit of the present invention is a symmetrical configuration of the discharge path of the ESD protection circuit. An ESD protection circuit is configured at the ground terminal 21 to electrically float the ground line.

각 입력핀(20)에 (-)(+)의 차지를 각각 방전시키는 경로로 사용되는 금속 게이트의 제1,2트랜지스터(22)(23)로 ESD 보호 회로를 구성하고, 접지 단자(또는 다른 입력핀)(21)에도 (-)(+)의 차지를 각각 방전시키는 경로로 사용되는 금속 게이트의 제3,4트랜지스터(24,25)로 ESD 보호 회로를 구성한 것이다.The first and second transistors 22 and 23 of the metal gates used as paths for discharging the charges of (-) (+) to the respective input pins 20 constitute ESD protection circuits, and the ground terminal (or other The ESD protection circuit is composed of the third and fourth transistors 24 and 25 of the metal gates, which are used as the paths for discharging the charges of (-) and (+), respectively.

이때, 제1트랜지스터(22)는 게이트 전극과 소오스 전극이 공통으로 입력핀(20)에 연결되고, 제2트랜지스터(23)는 게이트 전극과 소오스 전극이 공통으로 접지 단자(21)에 전기적으로 플로우팅되어 있는 금속 라인에 연결된다.In this case, in the first transistor 22, the gate electrode and the source electrode are commonly connected to the input pin 20, and in the second transistor 23, the gate electrode and the source electrode are electrically flowed to the ground terminal 21 in common. It is connected to a metal line that is mounted.

그리고 제3트랜지스터(24)의 게이트 전극과 소오스 전극은 접지 단자(21)에 공통으로 연결되고, 제4트랜지스터(25)의 게이트 전극과 소오스 전극은 입력핀(20)에 전기적으로 플로우팅되는 금속 라인에 연결된다.The gate electrode and the source electrode of the third transistor 24 are commonly connected to the ground terminal 21, and the gate electrode and the source electrode of the fourth transistor 25 are electrically floated to the input pin 20. Connected to the line.

상기와 같이 메인칩(26)과 입력핀(20)사이에 각각 (-)와(+)의 차지를 방전시키기 위한 제1,2트랜지스터(22)(23)로 이루어진 ESD 보호 회로를 구성하고 접지 단자(또는 다른 입력핀)(21)에도 각각 (-)와 (+)의 차지를 방전시키기 위한 제3,4트랜지스터(24)(25)로 이루어진 ESD 보호 회로를 구성하여 외부에서 (-)(+)High의 전압이 인가되면 다음과 같이 방전 경로가 형성된다.As described above, the ESD protection circuit including the first and second transistors 22 and 23 for discharging the charge of (-) and (+) between the main chip 26 and the input pin 20 is configured and grounded. The terminal (or other input pin) 21 also constitutes an ESD protection circuit composed of third and fourth transistors 24 and 25 for discharging the charges of (-) and (+), respectively. When a high voltage is applied, a discharge path is formed as follows.

즉, (+)차지의 방전은 입력핀(20)→제1트랜지스터(22)→제4트랜지스터(25)→접지 단자(또는 다른 입력 단자)(21)의 경로에 의해 이루어지고, (-)차지의 방전은 입력핀(20)←제2트랜지스터(23)←제3트랜지스터(24)←접지 단자(또는 다른 입력핀)(21)의 경로에 의해 이루어진다.That is, the discharge of the (+) charge is generated by the path of the input pin 20 → the first transistor 22 → the fourth transistor 25 → the ground terminal (or other input terminal) 21, and (-) The charge is discharged by the path of the input pin 20 ← second transistor 23 ← third transistor 24 ← ground terminal (or other input pin) 21.

이와 같은 본 발명의 ESD 보호 회로는 접지 단자에도 ESD 보호 회로를 구성하여 고전압의 인가시에 전체 방전 경로가 대칭적으로 구성되어 ESD로 부터 디바이스를 보호하는 ESD보호 특성 및 접합 브레이크 다운 특성을 향상시키는 효과가 있다.The ESD protection circuit of the present invention forms an ESD protection circuit in the ground terminal, so that the entire discharge path is symmetrically configured when the high voltage is applied, thereby improving the ESD protection characteristic and the junction breakdown characteristic that protect the device from ESD. It works.

Claims

A first ESD unit comprising first and second transistors of a metal gate used as a path for discharging a negative (-) (+) charge between an input pin and an internal circuit of the main chip, and the first ESD unit and a ground terminal or An ESD protection circuit comprising a second ESD unit comprising third and fourth transistors of a metal gate, which are configured between different input pins and used as a path for discharging a charge of (−) (+), respectively.

The ESD protection circuit according to claim 1, wherein the ground terminal is electrically floating with the first EDS part.

The ESD protection circuit according to claim 1, wherein the discharge of the positive charge is generated by a path of an input pin to a first transistor to a fourth transistor to a ground terminal (or another input terminal).

The ESD protection circuit according to claim 1, wherein the discharge of the negative (−) charge is generated by the path of the input pin ← the second transistor ← the third transistor ← ground terminal (or another input pin).