KR100230769B1 - The stabilizing circuit of gate signal generation - Google Patents
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Abstract
본 발명은 110V/220V전원을 겸용하여 정류전원으로 사용하는 게이트 신호 발생 안정화회로에 관한 것으로, 종래에는 110V/220V절환시 전원을 두개 따로 사용해야 하므로 제품의 부피가 커지게 되고, 무리하게 하나의 전원을 쓰면 소자의 과부하로 회로손상 및 수명단축의 문제점이 생기며, 트라이액의 게이트신호가 온/오프동작을 반복하여 진동하므로 회로가 불안정하였다.The present invention relates to a gate signal generation stabilization circuit using a 110V / 220V power supply as a rectified power supply, and in the prior art, two separate power supplies must be used when switching 110V / 220V, the volume of the product becomes large, one power supply unreasonably The circuit is unstable because overload of the device leads to problems of circuit damage and shortening of lifespan, and the triac gate signal vibrates repeatedly on / off operation.
이러한 문제점들을 감안하여 하나의 전원을 사용하면서도 트라이액의 게이트신호를 안정화하기 위하여 검출된 전압신호를 정류된 직류전압이 충분히 충전될때까지 일정시간이 지난 후 게이트 신호를 출력함으로써 원가절감 및 신뢰도 향상의 효과를 얻을 수 있게된다.In view of these problems, the gate signal is output after a certain time until the rectified DC voltage is sufficiently charged to stabilize the gate signal of the triac while stabilizing the gate signal of the triac. You will get the effect.
Description
제1도는 일반적인 전원정류부회로도.1 is a general power rectifier circuit diagram.
제2도는 제1도에 대한 스위치 개방시 회로도.2 is a circuit diagram when opening a switch to FIG.
제3도는 제1도에 대한 스위치 단락시 회로도.3 is a circuit diagram in the case of a switch short circuit to FIG.
제4도는 제1도에 대한 등가회로도.4 is an equivalent circuit diagram of FIG.
제5도는 종래의 게이트 신호 발생회로도.5 is a conventional gate signal generation circuit diagram.
제6도는 본 발명 게이트 신호 발생 안정화회로의 블록도.6 is a block diagram of a gate signal generation stabilization circuit of the present invention.
제7도는 제6도에 대한 다른 구성 블록도.FIG. 7 is another configuration block diagram of FIG. 6. FIG.
제8도는 제6도에 대한 상세 회로도.8 is a detailed circuit diagram of FIG.
제9도는 제8도에 대한 다른 실시 예시도.9 is another exemplary view of FIG. 8;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 전압검출부 2 : 시간검출부1: voltage detector 2: time detector
3 : 시간지연부 4 : 전압판단부3: time delay part 4: voltage determination part
5 : 게이트신호유지부 6 : 게이트신호발생부5: gate signal holding unit 6: gate signal generating unit
F/F1: 플립플롭 M1: 모스트랜지스터F / F 1 : flip-flop M 1 : morph transistor
OP1-OP3: 연산증폭기 T1: 트라이액OP 1 -OP 3 : Operational Amplifier T 1 : Triac
BD1: 브리지다이오드BD 1 : Bridge Diode
본 발명은 110V/220V 상용전원을 정류하여 전원으로 사용하기 위한 게이트 신호 발생회로에 관한 것으로, 특히 110V 또는 220V의 각 경우에 대해서 직류전원의 전압이 일정하게 유지되도록 자동 제어하는데 적당하도록 한 게이트 신호 발생 안정화회로에 관한 것이다.The present invention relates to a gate signal generating circuit for rectifying a 110V / 220V commercial power supply for use as a power supply, and in particular, a gate signal suitable for automatic control such that the voltage of the DC power supply is kept constant for each of 110V or 220V. It relates to a generation stabilization circuit.
일반적으로 전원정류회로는 제1도에 도시된 바와같이, 브리지다이오드(BD1)의 양측에 콘덴서(C1),(C2)를 직렬 연결하고, 그 콘덴서(C1),(C2)의 접점과 브리지다이오드(BD1) 사이에 스위치(SW1)를 연결 접속한 구성으로 되어 있다.In general, as shown in FIG. 1, the power rectifier circuit connects capacitors C 1 and C 2 in series to both sides of the bridge diode BD 1 , and the capacitors C 1 and C 2 . The switch SW 1 is connected and connected between the contact and the bridge diode BD 1 .
상기 스위치(SW1)가 열려있는 경우는 제2도에 도시된 바와 같이, 일반적으로 교류전원이 정류되어 출력전압이V가 되고, 상기 스위치(SW1)가 닫혀 있는 경우엔 제3도에 도시된 바와같이 출력전압이 2V가 되도록 두 콘덴서(C1),(C2)는 같은 용량(C1=C2)으로 구성되어 있다.When the switch SW 1 is open, as shown in FIG. 2, AC power is generally rectified to output voltage. V, and when the switch SW 1 is closed, the output voltage is 2 as shown in FIG. The two capacitor so that the V (C 1), (C 2) is composed of the same capacity (C 1 = C 2).
전자회로를 이용하여 전원을 정류하기 위해서는 제4도에 도시된 바와 같이, 스위치(SW1)로서 트라이액(T1)을 연결접속한 구성으로 되어있다.In order to rectify the power supply using the electronic circuit, as shown in FIG. 4, the triac T 1 is connected and connected as the switch SW 1 .
종래의 게이트 신호 발생회로는 제5도에 도시된 바와같이, 입력전압을 감지하기 위한 전압검출부(10)와, 그 검출된 전압으로 모스트랜지스터(M1)를 구동하기 위한 모스구동부(20)와, 그 모스구동부(20)에 의해 구동된 모스트랜지스터(M1)에 의해 트라이액(T1)의 게이트 신호를 발생하는 게이트신호발생부(30)로 구성되어 있으며, 미설명 부호 D1은 다이오드이고, C0는 콘덴서이며, ZD1은 제너다이오드이다.The conventional gate signal generation circuit includes a voltage detector 10 for sensing an input voltage, a MOS driver 20 for driving the MOS transistor M 1 with the detected voltage, as shown in FIG. And a gate signal generator 30 for generating a gate signal of the triac T 1 by the MOS transistor M 1 driven by the MOS driver 20, and reference numeral D 1 denotes a diode. , C 0 is a condenser and ZD 1 is a zener diode.
이와같이 구성된 종래의 게이트 신호 발생회로의 동작을 살펴보면 다음과 같다.The operation of the conventional gate signal generation circuit configured as described above is as follows.
스위치(SW1)로 연결된 정류회로의 동작을 두가지 경우로 나누어 살펴보면 먼저, 스위치(SW1)가 열려있는 경우 정류회로는 제2도에 도시된 바와같이 보통의 브리지다이오드(BD1)와 똑같이 동작하므로 출력전압(Vde)은[V]가 된다.The operation of the rectifier circuit connected by the switch SW 1 is divided into two cases. First, when the switch SW 1 is open, the rectifier circuit operates like the normal bridge diode BD 1 as shown in FIG. Therefore, the output voltage (Vde) Becomes [V].
반면에 스위치(SW1)가 닫혀 있는 경우 정류회로는 제3도에 도시된 바와 같이 입력전압의 파형이 교류인 경우에 있어서 브리지다이오드(BD1)의 전압(Vaa')이 영보다 크면(Vaa'＞0)회로는 콘덴서(C1)를 반파정류한 것처럼 충전되고, 브리지다이오드(BD1)의 전압(Vaa')이 영보다 작으면 (Vaa'＜0) 콘덴서(C2)가 반파정류된다.On the other hand, when the switch SW 1 is closed, the rectifier circuit has a voltage Vaa 'of the bridge diode BD 1 greater than zero when the waveform of the input voltage is AC as shown in FIG. The circuit is charged as if the capacitor C 1 is half-wave rectified, and if the voltage Vaa 'of the bridge diode BD 1 is less than zero, the capacitor C 2 is half-wave rectified. do.
따라서 출력전압(Vde)은 스위치(SW1)를 열었을 때보다 약 2배의 전압이 된다.Therefore, the output voltage Vde becomes about twice as high as when the switch SW 1 is opened.
이와같은 스위치(SW1)의 동작은 사용자가 직접 손으로 동작시키거나, 기계식 릴레이를 사용하여 이루어졌으며, 이 스위치(SW1)를 전자식 스위치인 트라이액(T1)으로 대치하는 경우 게이트신호를 받아 동작하게 된다.The operation of the switch SW 1 is performed by the user by hand or by using a mechanical relay. When the switch SW 1 is replaced by the triac T 1 , the electronic switch, the gate signal is changed. It will work.
게이트 신호 발생의 동작을 살펴보면 제5도에 도시된 바와 같이, 회로양단전압(Vfh)이 낮으면 전압검출부(10)의 저항(R1),(R2)에 의해 분압된 전압의 값이 낮아서 모스구동부(20)의 트랜지스터(Q1)의 베이스에 저전위가 인가되어 트랜지스터(Q1)가 오프된다.Referring to the operation of the gate signal generation, as shown in FIG. 5, when the voltage across the circuit Vfh is low, the value of the voltage divided by the resistors R 1 and R 2 of the voltage detector 10 is low. The low potential is applied to the base of the transistor Q 1 of the MOS driver 20 so that the transistor Q 1 is turned off.
트랜지스터(Q1)의 오프에 의해 게이트신호발생부(30)의 모스트랜지스터(M1)의 게이트단자에는 고전위가 인가되어 모스트랜지스터(M1)가 도통하게 되고, 모스트랜지스터(M1)의 도통에 의해 게이트신호는 "하이"가 되어 상기 트라이액(T1)이 도통된다.A transistor the gate terminal of the MOS transistor (M 1) of the gate signal generating section 30 by the off, MOS is applied to the high-potential transistors (Q 1) (M 1) becomes conductive, MOS transistor (M 1) By the conduction, the gate signal becomes "high" and the triac T 1 becomes conductive.
따라서 제3도의 스위치(SW1)가 닫혀있는 경우와 같이 출력전압(Vde)은 트라이액(T1)이 오프되어 있는 경우의 약 2배가 된다.Accordingly, as in the case where the switch SW 1 of FIG. 3 is closed, the output voltage Vde is about twice that of the case where the triac T 1 is turned off.
한편, 회로양단전압(Vfh)이 높으면 전압검출부(10)의 저항(R1),(R2)에 의해 분압된 전압이 높으므로 모스구동부(20)의 트랜지스터(Q1)의 베이스에 고전위가 인가되어, 그 트랜지스터(Q1)가 도통된다.On the other hand, if the voltage across the circuit Vfh is high, since the voltage divided by the resistors R 1 and R 2 of the voltage detector 10 is high, the high potential is applied to the base of the transistor Q 1 of the MOS driver 20. Is applied, and the transistor Q 1 is conducted.
트랜지스터(Q1)의 도통에 의해 게이트신호발생부(30)의 모스트랜지스터(M1)의 게이트전압이 OV가 되어 모스트랜지스터(M1)는 오프된다.By the conduction of the transistor Q 1 , the gate voltage of the MOS transistor M 1 of the gate signal generator 30 becomes OV, and the MOS transistor M 1 is turned off.
따라서 게이트 신호 출력단이 트라이액(T1)에 연결되지 않아 전류가 트라이액(T1)으로 인가되지 못하므로 트라이액(T1)은 오프상태가 되어 제2도의 스위치(SW1)가 열려 있는 경우와 같이 동작된다.Therefore, because the gate signal output terminal is not connected to the triac (T 1) current to the triac so not been applied to (T 1) the triac (T 1) is in the OFF state, the second-degree switch (SW 1) is open It works like the case.
그러나, 이와같은 종래의 게이트 신호 발생회로는 수동으로 스위치를 열고 닫는 경우 사용이 불편하고, 기계적 릴레이로 스위치를 동작시킬 경우 릴레이 수명에 한계가 있으며, 전자스위치인 트라이액을 사용할 경우 트라이액의 게이트 신호 발생을 위해 정류다이오드와 콘덴서를 통한 별도의 전원회로가 필요하고, 220V가 교류전원으로 인가되는 경우 높은 전압이 순간적으로 걸리게 되어 회로가 손상됨으로써 부품수명이 단축되며, 110V의 교류전원이 인가되는 경우 트라이액의 도통에 의해 온/오프 동작을 반복함으로써 회로동작이 불안정하게 되는 문제점이 있었다.However, such a conventional gate signal generation circuit is inconvenient to use when the switch is manually opened and closed, and the life of the relay is limited when the switch is operated by a mechanical relay, and the triac gate is used when the triac, an electronic switch, is used. Separate power circuit through rectifier diode and condenser is needed for signal generation, and when 220V is applied to AC power, high voltage is momentarily applied, which shortens component life by damaging circuit, and 110V AC power is applied. In this case, the circuit operation becomes unstable by repeating the on / off operation due to the conduction of the triac.
본 발명은 이와같은 문제점을 감안하여, 하나의 전원회로부로 게이트 신호 발생을 가능하게 하고, 전압이 충분히 콘덴서에 충전된 후 트라이액의 게이트신호를 클램핑함으로써 트라이액의 온/오프 반복동작을 제어하여 안정화할 수 있는 게이트 신호 발생 안정화회로를 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.In view of the above problems, the present invention enables the generation of a gate signal with one power circuit unit, and controls the triac on / off repetitive operation by clamping the triac gate signal after the voltage is sufficiently charged in the capacitor. Invented a gate signal generation stabilization circuit that can be stabilized, which will be described in detail with reference to the accompanying drawings.
본 발명 게이트 신호 발생 안정화회로는 제6도에 도시한 바와같이, 정류된 전압을 작은 전압으로 분압하여 검출하는 전압검출부(1)와, 이 전압검출부(1)에서 검출된 전압의 전압검출시간을 검출하는 시간검출부(2)와, 이 시간검출부(2)에서 검출된 시간을 위상이동시켜 지연시키는 시간지연부(3)와, 상기 전압 검출부(1)에서 검출된 전압의 레벨을 검출하여 110V 또는 220V로 판단하는 전압판단부(4)와, 이 전압판단부(4)의 신호를 상기 시간지연부(3)의 지연시간동안 유지시켜 출력하는 게이트신호유지부(5)와, 이 게이트신호유지부(5)에서 일정시간동안 유지된 신호를 게이트 신호로 출력하는 게이트신호발생부(6)로 구성한다.As shown in FIG. 6, the gate signal generation stabilization circuit of the present invention divides the rectified voltage into a small voltage and detects the voltage detection unit 1, and the voltage detection time of the voltage detected by the voltage detection unit 1. A time detector 2 for detecting, a time delay unit 3 for phase shifting and delaying the time detected by the time detector 2, and a level of the voltage detected by the voltage detector 1 to detect 110V or A voltage judging section 4 determined to be 220V, a gate signal holding section 5 for holding and outputting the signal of the voltage judging section 4 during the delay time of the time delay section 3, and holding the gate signal The gate signal generator 6 outputs a signal held for a predetermined time as a gate signal.
또, 시간검출부(2)와 시간지연부(3)의 위치를 바꿔 제7도와 같이 구성할 수도 있다.In addition, the positions of the time detector 2 and the time delay unit 3 may be changed as shown in FIG.
제8도는 본 발명 게이트 신호 발생 안정화회로의 상세 회로도로서, 이에 도시한 바와같이 전압검출부(1)는 콘덴서(C1)에 직렬저항(R1),(R2)을 병렬접속하여 구성하고, 시간검출부(2)는 상기 저항(R1)의 일측을 저항(R10) 및 저항 (R11)을 통해 연산증폭기(OP1)의 반전단자(-)에 접속함과 아울러 제너다이오드(ZD2)의 캐소우드에 접속하고, 상기 저항(R1,R2)의 분압점은 연산증폭기(OP1)의 비반전단자(+)에 접속하여 구성하며, 시간지연부(3)는 상기 연산증폭기(OP1)의 출력을 저항(R12)을 통해 저항(R10)에 접속함과 아울러 저항(R13)을 통해 연산증폭기(OP2)의 반전단자(-)에 접속하고, 저항(R14) 및 콘덴서(C3)를 통해 연산증폭기(OP2)의 비반전단자(+)에 접속하며 연산증폭기(OP2)의 출력은 저항(R15)을 통해 연산증폭기(OP2)의 반전단자(-)에 피드백시켜 구성한다.8 is a detailed circuit diagram of the gate signal generation stabilization circuit of the present invention. As shown in this figure, the voltage detector 1 is configured by connecting series resistors R 1 and R 2 in parallel to the capacitor C 1 . time detecting unit (2) is the resistance resistor one side of the (R 1) (R 10) and a resistor (R 11), an inverting terminal of the operational amplifier (OP 1) via (-) connected to hereinafter as well as a Zener diode (ZD 2 connected to the cathode of a), wherein the resistance (R 1, the partial pressure point of the R 2) constitutes the connection to the non-inverting terminal (+) of the operational amplifier (OP 1), the time delay unit 3 is the operational amplifier The output of OP 1 is connected to the resistor R 10 through the resistor R 12 , and is connected to the inverting terminal (-) of the operational amplifier OP 2 through the resistor R 13 , and the resistor R 14) and the inversion of the operational amplifier (OP 2) through a capacitor (C 3) the output resistance (R 15 of the operational amplifier (connected to a non-inverting terminal (+) of the OP 2) and the operational amplifier (OP 2) with a) Feedback to the terminal (-) Configure.
전압판단부(4)는 상기 저항(R1,R2)의 분압점을 연산증폭기(OP3)의 비반전단자(+)에 접속하고, 상기 저항(R10)의 일측을 저항(R16)을 통해 연산증폭기(OP3)의 반전단자(+)에 접속함과 아울러 제너아디오드(ZD3)의 캐소우드에 접속하여 구성하며, 게이트신호유지부(5)는 연산증폭기(OP3)의 출력을 저항(R17)에 접속함과 아울러 플립플롭(F/F1)의 입력단자(D)에 접속하고, 클럭단자(CLK)는 상기 연산증폭기(OP2)의 출력에 접속하며, 플립플롭(F/F1)의 출력단자(Q)는 저항(R18) 및 콘덴서(C4)에 접속하여 구성하고, 게이트신호발생부(6)는 상기 플립플롭(F/F1)의 출력단을 저항(R19)을 통해 저항 (R20)에 접속함과 아울러 모스트랜지스터(M1)의 게이트단자에 접속하고, 소오스단자는 저항(R21)에 접속하여 구성하며, 미설명 부호 ZD4,ZD5는 제너다이오드로서 ±Vcc전원을 얻기 위해 사용하고, R1,R2,R10은 저항으로서 전압분배하기 위해 사용한다.The voltage determining unit 4 connects the divided points of the resistors R 1 and R 2 to the non-inverting terminal + of the operational amplifier OP 3 , and connects one side of the resistor R 10 to the resistor R 16. Is connected to the inverting terminal (+) of the operational amplifier (OP 3 ) through (), and connected to the cathode of the zener audio (ZD 3 ), the gate signal holding unit 5 is an operational amplifier (OP 3 ) Is connected to the resistor R 17 and to the input terminal D of the flip-flop F / F 1 , and the clock terminal CLK is connected to the output of the operational amplifier OP 2 . The output terminal Q of the flip-flop F / F 1 is connected to the resistor R 18 and the condenser C 4 , and the gate signal generator 6 of the flip-flop F / F 1 is configured. The output terminal is connected to the resistor R 20 through the resistor R 19 and to the gate terminal of the MOS transistor M 1 , and the source terminal is connected to the resistor R 21 . 4 , ZD 5 is Zener diode ± Vc c is used to obtain a power supply, and R 1 , R 2 , and R 10 are used to divide the voltage as a resistor.
제9도는 본 발명 게이트 신호 발생 안정화회로의 다른 실시예로서, 이에 도시한 바와같이 연산증폭기(OP1)의 출력을 저항(R12)에 접속함과 아울러 저항(R13)을 통해 연산증폭기(OP2)의 비반전단자(+)에 접속하고 저항(R14) 및 콘덴서(C3)를 통해 연산증폭기(OP2)의 반전단자(-)에 접속하며, 그 연산증폭기(OP2)의 출력은 저항(R15)을 통해 연산증폭기(OP2)의 비반전단자(+)에 피드백시켜 시간지연부(13)를 구성하고, 상기 연산증폭기(OP2)의 출력을 플립플롭(F/F1)의 클럭단자(CLK)에 접속하고, 연산증폭기(OP3)의 출력은 플립플롭(F/F1)의 입력단자(D)에 접속하며, 플립플롭의 반전출력단자(Q)는 저항(R18) 및 콘덴서(C4)에 접속하여 게이트신호유지부(15)를 구성한다.FIG. 9 is another embodiment of the gate signal generation stabilization circuit of the present invention. As shown in FIG. 9 , the output of the operational amplifier OP 1 is connected to the resistor R 12 and the operational amplifier through the resistor R 13 . connected to the non-inverting terminal (+) of the OP 2) and the inverting terminal (of the operational amplifier (OP 2) via a resistor (R 14) and capacitor (C 3) -, and connected to), in that the operational amplifier (OP 2) The output is fed back to the non-inverting terminal (+) of the operational amplifier OP 2 through the resistor R 15 to form the time delay unit 13, and the output of the operational amplifier OP 2 is flip-flop (F / Is connected to the clock terminal CLK of F 1 ), the output of the operational amplifier OP 3 is connected to the input terminal D of the flip-flop F / F 1 , and the inverted output terminal Q of the flip-flop is The gate signal holding unit 15 is formed by connecting to a resistor R 18 and a capacitor C 4 .
이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above in detail.
전압검출부(1)에서 정류된 직류전압을 저항(R1) 및 저항(R2)으로 분압하여 일정비율로 축소하여 검출된 전압(여기서 R1=R1, R2=R2)은 220V가 걸렸을때 10V이내가 되도록 분압되어야 한다.The DC voltage rectified by the voltage detector 1 is divided by the resistor R 1 and the resistor R 2 and reduced to a constant ratio, where the detected voltage (where R 1 = R 1 and R 2 = R 2 ) is 220V. When caught, it should be divided to within 10V.
이렇게 분압된 파형은 시간검출부(2)의 연산증폭기(OP1)를 통해 일정 전압에서 -15V에서 +15V로 시간검출신호가 출력되는데 이 신호는 될 수 있으면 큰 것이 좋다.The divided waveform is outputted from -15V to + 15V at a predetermined voltage through the operational amplifier OP 1 of the time detector 2, but this signal is preferably as large as possible.
시간검출신호가 나오면 시간지연부(3)에서 연산증폭기(OP2)를 통해 이 신호를 위상이동시켜 시간지연효과를 얻게되고, 이 지연시간동안 정류된 직류전압은 충분한 전압까지 콘덴서 (C3)에 충전된다.Time When the detection signal moves the phase of the signal through the operational amplifier (OP 2) from the delay section 3 and had the time delay effect, the DC voltage rectified for the delay time of the capacitors to a sufficient voltage (C 3) Is charged.
이렇게 충분히 충전되어 정류된 직류전압은 전압판단부(4)의 연산증폭기(OP3)에서 110V 또는 200V 여부를 판단하는데 이 판단은 110V일 경우 검출전압이 도달할 수 없는 전압이면서 220V일 경우에는 검출전압이 도달되는 전압으로 제너다이오드(ZD3)의 값을 설정하여 이루어진다.The sufficiently charged and rectified DC voltage determines whether it is 110V or 200V in the operational amplifier OP 3 of the voltage determining unit 4. This determination is 110V or 200V when the detection voltage is unreachable and 220V. This is achieved by setting the value of the zener diode ZD 3 to the voltage at which the voltage is reached.
이와같은 방법으로 전압이 판단되면 이 신호가 즉, 220V이면 "하이"로 110V이면 "로우"로 게이트신호유지부(5)의 플립플롭(F/F1)의 입력(D)으로 인가된다.When the voltage is determined in this way, the signal is applied to the input D of the flip-flop F / F 1 of the gate signal holding section 5, that is, "high" if 220V and "low" if 110V.
이 인가된 신호는 상기 시간지연부(3)에서 플립플롭(F/F1)으로 보낸 신호가 클럭(CLK)으로 들어가면 출력단(Q)을 통해 게이트신호발생부(6)에 전달되어 모스트랜지스터(M1)를 통해 게이트신호로 반전되어 출력된다.The applied signal is transferred to the gate signal generator 6 through the output terminal Q when the signal sent from the time delay unit 3 to the flip-flop F / F 1 enters the clock CLK, and is then transferred to the MOS transistor. M 1 ) is inverted into a gate signal and output.
여기서 게이트신호를 부(-)전압으로 가하기 위해서 제9도와 같이 회로를 구성하여 사용할 수도 있다.In this case, in order to apply the gate signal to the negative voltage, a circuit may be used as shown in FIG.
이상에서 상세히 설명한 바와같이 본 발명은 110V/220V겸용 또는 두가지 레벨의 교류전압을 정류해 쓰는 경우에 있어서 기기의 변화없이 자동으로 전압을 전환해줌으로써 사용이 편리하고, 게이트 신호 발생을 위해 또다른 전원회로를 구성할 필요가 없어 원가절감 및 크기를 소형화할 수 있으며, 제품의 수명이 향상되어 안정성 및 신뢰성 향상에 효과가 있다.As described in detail above, the present invention is convenient to use by automatically switching the voltage without changing the device in the case of rectifying 110V / 220V or using two levels of AC voltage, and another power source for generating a gate signal. There is no need to configure a circuit, which can reduce cost and size, and improve the life of the product, which is effective in improving stability and reliability.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920005365A KR100230769B1 (en) | 1992-03-31 | 1992-03-31 | The stabilizing circuit of gate signal generation |
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-
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- 1992-03-31 KR KR1019920005365A patent/KR100230769B1/en not_active IP Right Cessation
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