KR100228527B1 - Capacitor for semiconductor memory device and thereof method for manufacturing - Google Patents

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Abstract

본 발명은 반도체 장치의 캐패시터 및 그 제조방법에 관한 것으로, 특히 하부전극 형성시 하부전극이 식각된 측벽에 캐패시터 유전막과 같거나 다른 물질의 스페이서 유전막을 형성하여 게이트 산화막 형성시 하부전극에 포함되는 불순물이 하부전극외의 영역으로 확산됨을 방지하는 캐패시터 및 그 제조방법이다. 본 발명의 요지는 실리콘 기판상에 활성영역 및 분리영역을 가지는 반도체 장치의 캐패시터에 있어서, 상기 분리영역상의 소정영역에 형성된 하부전극과, 상기 하부전극과 수직으로 소정거리 이격되어 형성된 상부전극과, 상부전극과 하부전극사이에 형성되어 전하를 저장하기 위한 제1유전막과, 상기 하부전극의 측벽에 면접하며 필드산화막 상부까지형성되어 외부로의 불순물 확산을 방지하기 위한 스페이서 유전막을 가지는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same. In particular, an impurity included in a lower electrode when a gate oxide layer is formed by forming a spacer dielectric layer of the same or different material as a capacitor dielectric layer on a sidewall of the lower electrode when the lower electrode is formed. A capacitor and a method of manufacturing the same which prevent diffusion into regions other than the lower electrode. SUMMARY OF THE INVENTION An aspect of the present invention is a capacitor of a semiconductor device having an active region and a separation region on a silicon substrate, the capacitor comprising: a lower electrode formed in a predetermined region on the separation region, an upper electrode formed to be spaced apart from the lower electrode by a predetermined distance; The first dielectric layer is formed between the upper electrode and the lower electrode to store an electric charge, and the spacer dielectric layer is formed on the upper side of the field oxide layer and in contact with the sidewall of the lower electrode to prevent the diffusion of impurities to the outside.

Description

반도체 장치의 캐패시터 및 그 제조방법{CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE AND THEREOF METHOD FOR MANUFACTURING}CAPACITY OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF {CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE AND THEREOF METHOD FOR MANUFACTURING}

본 발명은 반도체 장치에 관한 것으로, 특히 하부전극내의 불순물의 외부 확산을 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a capacitor of a semiconductor device capable of preventing external diffusion of impurities in a lower electrode and a method of manufacturing the same.

일반적으로, 반도체 장치가 고집적화되고 고성능화됨에 따라 여러 가지 기능을 갖는 반도체 제품의 수요가 증가하고 있다. 일례로 멀티 미디어(Multi-media) 제품, 통신용, 그래픽(graphic) 제품등에서 하나의 칩(chip)으로 디지털(digital) 기능외에 아날로그(analog) 기능을 모두 갖는 제품의 특성이 요구되고 있다. 이러한 요구를 만족시키기 위해 통상 캐패시터(capacitor)와 레지스터(resistor)의 특성의 개선이 중요하게 된다. 최근의 아날로그 기능을 위한 캐패시터 제조공정에서는 박막층으로 형성되는 폴리실리콘(Polysilicon)이나 금속을 이용하여 전극을 형성하고, 실리콘 산화막(SiO2)이나 실리콘 질화막(Si3N4)을 이용하여 유전막(Dielectric Layer)을 형성한다. 통상의 공정에서의 하나의 예로, 하부전극층은 폴리실리콘층을 사용하며 유전막으로는 수백 Å 정도의 오엔오막(ONO Layer: Oxide Nitride Oxide Layer)을 사용하고, 상부전극층으로는 트랜지스터의 게이트 폴리(Gate Poly)와 동일한 폴리실리콘층을 사용하고 있다. 또한 상기 하부전극층으로 사용되는 폴리실리콘의 저항을 낮추기 위해서는, 필드산화막위에 폴리실리콘을 증착하고 이어서 버퍼 산화공정을 진행하고 폴리실리콘의 도전성을 높이기 위한 불순물 주입공정을 진행한 후 후속 열처리 공정 예를들면 게이트 산화공정 또는 BPSG(Borophosphosilicate Glass) 리플로우(reflow) 공정등을 통해 동시에 상기 주입된 불순물을 드라이브-인(Drive In) 시키는 것이 일반적이다.In general, as semiconductor devices become highly integrated and high performance, demand for semiconductor products having various functions is increasing. For example, in a multi-media product, a communication product, a graphic product, etc., a single chip has a characteristic of a product having both an analog function as well as a digital function. In order to meet these demands, it is usually important to improve the characteristics of capacitors and resistors. In a recent capacitor manufacturing process for an analog function, an electrode is formed using polysilicon or a metal formed of a thin film layer, and a dielectric film is formed using a silicon oxide film (SiO 2 ) or a silicon nitride film (Si 3 N 4 ). Form a layer. As an example of a conventional process, the lower electrode layer uses a polysilicon layer, and a dielectric film uses a hundreds of ohm oxide layer (ONO layer) and a gate poly gate of the transistor as an upper electrode layer. The same polysilicon layer as Poly) is used. In addition, in order to lower the resistance of the polysilicon used as the lower electrode layer, polysilicon is deposited on the field oxide film, followed by a buffer oxidation process, an impurity implantation process to increase the conductivity of the polysilicon, and then a subsequent heat treatment process. It is common to drive in the implanted impurities at the same time through a gate oxidation process or a BPSG (Borophosphosilicate Glass) reflow process.

도 1은 종래기술의 일실시예에 따른 캐패시터를 보이는 수직단면도이다. 도 1을 참조하면, 실리콘 기판(10)상에 활성영역과 분리영역을 형성하기 위한 통상의 국부산화(LOCOS: Local Oxidation of Silicon) 분리를 이용하여 필드산화막(field oxide)(20)을 형성한다. 이어서 캐패시터의 하부전극층(30)을 형성하기 위하여 불순물이 주입된 폴리실리콘을 증착한다. 이후 유전막으로 오엔오막(40)을 상기 하부전극층(30)상에 증착을 통하여 형성한다. 이후 사진 공정 및 식각 공정을 거치고 게이트 산화막을 형성하는 공정을 거친 후 상부전극층(60)을 오엔오막(40) 상부에 형성하게 된다. 이때 게이트 폴리(60-1)이 동시에 동일 폴리실리콘으로 형성된다. 이와 같은 게이트 산화공정의 경우, 하부전극층(30)의 저항을 낮추기 위해서 하부전극층(30)에 주입되었던 불순물이 하부전극층(30)의 패턴을 형성하기 위한 식각공정후의 식각된 하부전극층(30)의 측벽을 통해 외부의 다른 영역으로 확산되므로써 실리콘 기판(10) 상부표면 근처 불순물의 농도를 변화시켜 문턱전압(Vt)과 같은 트랜지스터의 전기적 특성을 변화시킬 뿐만아니라 외부로 확산된 상기 불순물이 게이트 산화막내에 함유되기도 하여 게이트 산화막의 질을 저하시키는 요인이 되는 문제점이 발생한다. 그리고 하부전극층(30)내의 불순물이 그 측벽을 통해 외부 확산(Out-Diffusion)되어 하부전극층(30)의 저항이 감소되는 문제점이 있다. 또한 상부전극층(60)을 형성하기 위한 식각공정시 식각 잔유물(50)이 필드산화막(20) 상부 및 하부전극층(30)의 측벽부근에 형성되는 문제점이 발생한다. 이러한 식각 잔유물(50)은 웨이퍼(Wafer) 공정시 먼지와 같은 웨이퍼의 불량을 가져오는 근원으로 작용하여 반도체 장치의 수율을 저하시키는 요인이 되는 문제점이 있다.1 is a vertical cross-sectional view showing a capacitor according to an embodiment of the prior art. Referring to FIG. 1, a field oxide layer 20 is formed on a silicon substrate 10 using conventional local oxide of silicon (LOCOS) separation to form an active region and a separation region. . Then, polysilicon implanted with impurities is deposited to form the lower electrode layer 30 of the capacitor. Afterwards, the ohio layer 40 is formed on the lower electrode layer 30 by deposition. Thereafter, after performing a photolithography process and an etching process to form a gate oxide layer, the upper electrode layer 60 is formed on the ohmic layer 40. At this time, the gate poly 60-1 is simultaneously formed of the same polysilicon. In such a gate oxidation process, impurities that have been injected into the lower electrode layer 30 to lower the resistance of the lower electrode layer 30 are formed in the etched lower electrode layer 30 after the etching process for forming a pattern of the lower electrode layer 30. By diffusing to other regions outside through the sidewalls, the concentration of impurities near the upper surface of the silicon substrate 10 is changed to not only change the electrical characteristics of the transistor such as the threshold voltage (Vt) but also the impurities diffused to the outside in the gate oxide film. There is also a problem that it is contained, which is a factor that reduces the quality of the gate oxide film. In addition, the impurities in the lower electrode layer 30 are out-diffused through the sidewall thereof, thereby reducing the resistance of the lower electrode layer 30. In addition, during the etching process for forming the upper electrode layer 60, the etching residue 50 may be formed near the sidewalls of the field oxide layer 20 and the lower electrode layer 30. The etching residue 50 serves as a source of inferior wafer defects, such as dust, during wafer processing, thereby reducing the yield of semiconductor devices.

본 발명의 목적은, 하부전극층의 식각된 측벽에 산화막과 같은 유전막을 증착한 후 블랭크 에치백 공정을 진행하여 측벽을 유전막으로 감싸줌으로써 수율을 향상시킬 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공함에 있다.Disclosure of Invention An object of the present invention is to provide a capacitor and a method of manufacturing a semiconductor device capable of improving the yield by depositing a dielectric film such as an oxide film on the etched sidewall of the lower electrode layer and then covering the sidewall with the dielectric film by performing a blank etch back process. Is in.

본 발명의 다른 목적은, 상부전극 식각시의 식각 잔유물 발생을 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a capacitor of a semiconductor device and a method of manufacturing the same, which can prevent generation of etch residues during etching of an upper electrode.

본 발명의 또 다른 목적은, 하부전극층의 패턴형성을 위한 식각공정후 게이트 산화공정시 하부전극층내의 불순물의 외부로의 확산을 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공함에 있다.Another object of the present invention is to provide a capacitor of a semiconductor device and a method of manufacturing the same, which can prevent diffusion of impurities in the lower electrode layer to the outside during the gate oxidation process after the etching process for forming the lower electrode layer.

도 1은 종래기술의 일실시예에 따른 캐패시터를 보이는 수직단면도이다.1 is a vertical cross-sectional view showing a capacitor according to an embodiment of the prior art.

도 2a ∼ 도 2d는 본 발명의 일실시예에 따른 캐패시터를 가지는 반도체 장치의 제조수순을 보이는 공정단면도들이다.2A through 2D are cross-sectional views illustrating a manufacturing process of a semiconductor device having a capacitor according to an embodiment of the present invention.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 실리콘 기판상에 활성영역 및 분리영역을 가지는 반도체 장치의 캐패시터에 있어서: 상기 분리영역상의 소정영역에 형성된 하부전극과; 상기 하부전극과 수직으로 소정거리 이격되어 형성된 상부전극과; 상부전극과 하부전극사이에 형성되어 전하를 저장하기 위한 제1유전막과; 상기 하부전극의 측벽에 면접하며 필드산화막 상부까지형성되어 외부로의 불순물 확산을 방지하기 위한 스페이서 유전막을 가짐을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, a capacitor of a semiconductor device having an active region and a separation region on a silicon substrate, comprising: a lower electrode formed in a predetermined region on the separation region; An upper electrode formed to be vertically spaced apart from the lower electrode by a predetermined distance; A first dielectric film formed between the upper electrode and the lower electrode to store charge; And a spacer dielectric layer formed on the sidewall of the lower electrode and formed to an upper portion of the field oxide layer to prevent diffusion of impurities to the outside.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings.

도 2a ∼ 도 2d는 본 발명의 일실시예에 따른 캐패시터를 가지는 반도체 메모리 장치의 제조수순을 보이는 공정단면도들이다.2A through 2D are cross-sectional views illustrating a manufacturing process of a semiconductor memory device having a capacitor according to an embodiment of the present invention.

먼저, 도 2a를 참조하면, 통상의 소자분리방법(여기서는 LOCOS 분리공정을 이용한 것으로 필드산화막 20을 형성함)으로 활성 영역과 필드 영역을 분리시킨 후 하부전극층(30)을 형성하기 위한 전도성이 좋은 재료로서 폴리실리콘층을 증착한다. 이때, 하부전극층의 저항을 낮추기 위해 불순물 주입 혹은 POCL 도핑등의 공정이 이루어지며, 이온주입으로 도핑시킬 경우 버퍼산화막을 하부전극층 증착후 이온주입 전단계에서 진행할 수도 있다. 이어서, 캐패시터가 될 부분을 정의하기 위해 사진 및 식각 공정을 거친 후 캐패시터가 될 부분의 하부전극층(30)을 형성한 뒤, 캐패시터의 유전막으로 기능할 제1유전막(40), 예컨대 엔오막을 하부전극층(30) 상부에 형성한다. 이때 하부전극층(30)의 상부면은 상기 제1유전막(40)으로 덮혀 있지만, 그 단면의 측벽은 노출되어 있다.First, referring to FIG. 2A, after separating the active region and the field region by a conventional device isolation method (here, using a LOCOS separation process to form the field oxide layer 20), a good conductivity for forming the lower electrode layer 30 is obtained. A polysilicon layer is deposited as the material. In this case, impurity implantation or POCL doping is performed to lower the resistance of the lower electrode layer. When doping by ion implantation, the buffer oxide film may be performed in a pre-ion implantation step after deposition of the lower electrode layer. Subsequently, after defining a portion to be a capacitor, a lower electrode layer 30 of the portion to be a capacitor is formed after the photolithography and etching processes, and then a first dielectric layer 40, for example, an EO layer, is formed as a dielectric layer of the capacitor. 30 is formed on top. At this time, the upper surface of the lower electrode layer 30 is covered with the first dielectric film 40, but the sidewall of the cross section is exposed.

도 2b는 상기 노출된 측벽으로부터의 후속 공정(게이트 산화 공정등)에서의 외부로의 불순물 확산을 방지하기 위해 CVD 산화막(SiO2) 또는 실리콘 질화막(SiN) 및 오엔오막과 같은 제2유전막(50)을 증착함을 보여준다.FIG. 2B illustrates a second dielectric film 50 such as a CVD oxide film (SiO 2 ) or a silicon nitride film (SiN) and an ohno film to prevent diffusion of impurities from the exposed sidewalls to the outside in a subsequent process (such as a gate oxidation process). ) Is deposited.

도 2c는 상기 도 2b의 결과물을 사진 공정을 수행하지 않고 건식 식각을 이용하여 웨이퍼 전면에 블랭크 에치백(blank etchback) 공정을 진행하여 상기 제2유전막(50)으로써 하부전극층(30) 및 제1유전막(40)의 측벽에 스페이서(spacer) 유전막(50-1)을 형성한다(또는 하부전극층에만 측벽 스페이서가 형성될 수도 있다). 이때 블랭크 에치백공정은 캐패시터 유전막인 제1유전막(40)이 외부로 노출되는 부분까지 진행하며, 제1유전막(40)의 최상부막과 제2유전막(50)은 서로 다른 재료(예를들면, 산화막 또는 실리콘 질화막)를 사용하여 상기 제2유전막(50)의 에치백시 상기 제1유전막(40)이 식각 방지막 역할을 하도록 하여 공정조건 제어, 공정 재현성 및 캐패시턴스값에 중요한 파라미터인 캐패시터 유전막 두께 제어가 용이해지도록 한다. 또한 상술한 경우는 상기 제1유전막(캐패시터 유전막)(40)의 최상부막과 제2유전막(50)을 서로 동일한 재료로 사용하였을 경우에 비해 캐패시터 유전막 두께 제어시 더욱 유리하다.FIG. 2C illustrates a blank etchback process on the entire surface of the wafer using dry etching without performing the photolithography process. The lower electrode layer 30 and the first electrode 50 may be formed as the second dielectric layer 50. A spacer dielectric film 50-1 is formed on the sidewall of the dielectric film 40 (or the sidewall spacer may be formed only on the lower electrode layer). In this case, the blank etch back process proceeds to a portion where the first dielectric film 40, which is a capacitor dielectric film, is exposed to the outside, and the uppermost film and the second dielectric film 50 of the first dielectric film 40 are different from each other (eg, Capacitor dielectric film thickness control, which is an important parameter for process condition control, process reproducibility, and capacitance value, by using the first dielectric film 40 as an etch stop layer during etch back of the second dielectric film 50 using an oxide film or a silicon nitride film). Make it easy. In addition, the above-described case is more advantageous in controlling the capacitor dielectric film thickness than in the case where the uppermost film of the first dielectric film (capacitor dielectric film) 40 and the second dielectric film 50 are made of the same material.

도 2d는 통상의 활성영역 형성을 위한 문턱전압 제어를 위한 이온주입, 게이트 산화막 공정등을 실시한 후 게이트 폴리층(60-1)의 형성시 동일 공정에서 동일 재료로 상부전극층(60)을 증착하며, 사진 및 식각 공정을 거쳐 상부전극층(40) 및 트랜지스터의 소오스(source) 및 드레인(drain)이 형성됨을 보여준다. 이때, 스페이서 유전막(50-1)이 하부전극층(30)의 측벽을 감싸므로 하부전극층(30)내의 불순물 외부 확산이 종래기술(도 1)에 비해 훨씬 줄어들게 된다. 여기서 상부전극층(60)의 재료는 POCL이 도핑된 폴리실리콘이 일반적으로 사용되며, 폴리실리콘층 상부에 텅스텐 실리사이드(WSi), 또는 티타늄 실리사이드(TiSi)등을 증착 또는 스퍼터링(Sputtering)하여 폴리실리콘/실리사이드의 이중 구조도 많이 사용된다. 또한 이러한 캐패시터의 상부전극층(60)을 형성하는 폴리실리콘층은 활성영역(트랜지스터)의 게이트 폴리층(60-1)의 폴리실리콘층과 동일한 재료로 동시에 형성될 수 있다. 한편, 상기 상부전극의 완곡한 프로파일로 인해 게이트 식각공정시 식각 잔유물 발생을 제거할 수 있다. 이후 통상의 방법으로 콘택공정/금속 공정을 거쳐 반도체 장치를 완성한다.FIG. 2D illustrates the deposition of the upper electrode layer 60 using the same material in the same process during the formation of the gate poly layer 60-1 after performing ion implantation, a gate oxide film process, and the like for threshold voltage control for forming an active region. The source and drain of the upper electrode layer 40 and the transistor are formed through the photolithography and the etching process. In this case, since the spacer dielectric layer 50-1 surrounds the sidewall of the lower electrode layer 30, the external diffusion of impurities in the lower electrode layer 30 is much reduced compared to the related art (FIG. 1). The material of the upper electrode layer 60 is a polysilicon doped with POCL is generally used, polysilicon / by sputtering or sputtering (tungsten silicide (WSi), or titanium silicide (TiSi) on the polysilicon layer Many double structures of silicides are also used. In addition, the polysilicon layer forming the upper electrode layer 60 of the capacitor may be simultaneously formed of the same material as the polysilicon layer of the gate poly layer 60-1 of the active region (transistor). On the other hand, due to the curved profile of the upper electrode, it is possible to eliminate the generation of etch residues during the gate etching process. Thereafter, the semiconductor device is completed through a contact process / metal process by a conventional method.

상기한 본 발명에 따르면, 하부전극층의 측벽을 산화막과 같은 유전막으로 감싸줌으로써 상부전극층 식각시 식각 잔유물 발생을 방지하며, 게이트 산화공정시 하부전극층내의 불순물의 외부로의 확산을 방지할 수 있어 반도체 장치의 수율을 향상시킬 수 있는 효과가 있다.According to the present invention, the sidewalls of the lower electrode layer are covered with a dielectric film such as an oxide layer to prevent etching residues during the etching of the upper electrode layer and to prevent diffusion of impurities in the lower electrode layer to the outside during the gate oxidation process. There is an effect that can improve the yield.

Claims (20)

실리콘 기판상에 활성영역 및 분리영역을 가지는 반도체 장치의 캐패시터에 있어서:In a capacitor of a semiconductor device having an active region and an isolation region on a silicon substrate: 상기 분리영역상의 소정영역에 형성된 하부전극과;A lower electrode formed in a predetermined region on the separation region; 상기 하부전극과 수직으로 소정거리 이격되어 형성된 상부전극과;An upper electrode formed to be vertically spaced apart from the lower electrode by a predetermined distance; 상부전극과 하부전극사이에 형성되어 전하를 저장하기 위한 제1유전막과;A first dielectric film formed between the upper electrode and the lower electrode to store charge; 상기 하부전극의 측벽에 면접하며 필드산화막 상부까지형성되어 외부로의 불순물 확산을 방지하기 위한 제2유전막으로 이루어진 스페이서 유전막을 구비함을 특징으로 하는 반도체 장치의 캐패시터.And a spacer dielectric film formed on the upper side of the field oxide layer and in contact with the sidewall of the lower electrode, the spacer dielectric layer including a second dielectric layer to prevent diffusion of impurities to the outside. 제1항에 있어서, 상기 제1유전막이 두 개 이상의 다층으로 이루어짐을 특징으로 하는 반도체 장치의 캐패시터.The capacitor of claim 1, wherein the first dielectric film is formed of two or more multilayers. 제2항에 있어서, 상기 제1유전막의 상부막질과 스페이서 유전막질이 각각 다른 막질임을 특징으로 하는 반도체 장치의 캐패시터.3. The capacitor of claim 2, wherein the upper dielectric film and the spacer dielectric film of the first dielectric film have different film qualities. 제1항에 있어서, 상기 제1유전막이 상기 스페이서 유전막과 다른 물질로 구성됨을 특징으로 하는 반도체 장치의 캐패시터.The capacitor of claim 1, wherein the first dielectric layer is formed of a material different from that of the spacer dielectric layer. 제4항에 있어서, 상기 제1유전막 및 스페이서 유전막 각각이 오엔오막, 산화막임을 특징으로 하는 반도체 장치의 캐패시터.5. The capacitor of claim 4, wherein each of the first dielectric film and the spacer dielectric film is an ohno film and an oxide film. 제1항에 있어서, 상기 상부전극이 상기 활성영역의 게이트와 동일물질로 이루어짐을 특징으로 하는 반도체 장치의 캐패시터.The capacitor of claim 1, wherein the upper electrode is made of the same material as the gate of the active region. 제1항에 있어서, 상기 상부전극이 배선층으로 저항과 겸용됨을 특징으로 하는 반도체 장치의 캐패시터.The capacitor of claim 1, wherein the upper electrode is combined with a resistor as a wiring layer. 제1항에 있어서, 상기 하부전극이 배선층으로 저항과 겸용됨을 특징으로 하는 반도체 장치의 캐패시터.The capacitor of claim 1, wherein the lower electrode is combined with a resistor as a wiring layer. 실리콘 기판상에 형성되는 반도체 장치의 캐패시터 제조방법에 있어서:In a method of manufacturing a capacitor of a semiconductor device formed on a silicon substrate: 상기 실리콘 기판상에 국부산화공정을 통하여 필드산화막을 형성하는 과정과;Forming a field oxide film on the silicon substrate through a local oxidation process; 전면에 걸쳐 전극물질을 침적하고 불순물을 도핑하는 과정과;Depositing electrode material and doping impurities over the entire surface; 상기 전극물질상에 유전물질을 침적하는 과정과;Depositing a dielectric material on the electrode material; 상기 전극물질 및 유전물질을 사진 및 식각공정을 통하여 패터닝하여 제1유전막 및 하부전극층을 형성하는 과정과;Forming a first dielectric layer and a lower electrode layer by patterning the electrode material and the dielectric material through photolithography and etching processes; 전면에 걸쳐 제2유전막을 형성하는 과정과;Forming a second dielectric film over the entire surface; 상기 제2유전막을 상기 제1유전막 상부표면까지 에치백하여 스페이서 유전막을 형성하는 과정과;Forming a spacer dielectric layer by etching back the second dielectric layer to an upper surface of the first dielectric layer; 전면에 걸쳐 전극물질을 증착하고 사진 및 식각공정을 통하여 상부전극층을 형성하는 과정을 포함함을 특징으로 하는 반도체 장치의 캐패시터 제조방법.And depositing an electrode material over the entire surface and forming an upper electrode layer through a photo and etching process. 제9항에 있어서, 상기 제1유전막 형성이 서로 다른 물질로 적층된 다층으로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein the first dielectric film is formed in multiple layers stacked with different materials. 제9항에 있어서, 상기 제1유전막의 최상부층은 제2유전막의 막질과 다른 물질임을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The method of claim 9, wherein the uppermost layer of the first dielectric layer is formed of a material different from that of the second dielectric layer. 제9항에 있어서, 상기 제1유전막과 스페이서 유전막이 서로 다른 물질로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein the first dielectric film and the spacer dielectric film are formed of different materials. 제12항에 있어서, 상기 제1유전막 및 스페이서 유전막 각각이 오엔오막, 산화막으로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.13. The method of claim 12, wherein each of the first dielectric film and the spacer dielectric film is formed of an ohno film and an oxide film. 제9항에 있어서, 상기 하부전극층 형성이 서로 다른 도전성물질의 적층으로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein the lower electrode layer is formed by stacking different conductive materials. 제9항에 있어서, 상기 상부전극층 형성이 서로 다른 도전성물질의 적층으로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein the upper electrode layer is formed of a stack of different conductive materials. 제9항에 있어서, 상기 상부 및 하부전극층이 상기 불순물의 이온주입 후 드라이브 인공정하여 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein the upper and lower electrode layers are formed by artificially driving a drive after ion implantation of the impurities. 제9항에 있어서, 상기 제1유전막이 상기 불순물 이온주입 전에 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein the first dielectric film is formed before the impurity ion implantation. 제9항에 있어서, 상기 제1유전막이 상기 불순물 이온주입 후에 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 9, wherein said first dielectric film is formed after said impurity ion implantation. 제9항에 있어서, 상기 이온주입 공정 전 또는 후에 유전막 형성이 열산화공정으로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein a dielectric film is formed before or after the ion implantation process by a thermal oxidation process. 제9항에 있어서, 상기 이온주입 공정 전 또는 후에 유전막 형성이 증착공정으로 형성됨을 특징으로 하는 반도체 장치의 캐패시터 제조방법.10. The method of claim 9, wherein a dielectric film is formed before or after the ion implantation process by a deposition process.
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