KR100227073B1 - Output buffer - Google Patents
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Abstract
본 발명은 공통 드레인 단자를 출력단으로 하고 풀업 제어신호에 의해 턴온동작하여 출력단을 풀업 동작하는 PMOS 트랜지스터와 풀업제어신호에 의해 상기 출력단을 풀다운 동작시키는 NMOS 트랜지스터(N)으로 구성되는 출력 버퍼에 관한 것으로 특히, 소정의 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 제 1 제어신호에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터와, 상기 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제 1 NMOS 트랜지스터의 소스단자에 걸리는 전압의 상태에 따라 온/오프 동작하는 제 2 NMOS 트랜지스터와, 상기 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 제 2 제어신호에 따라 온/오프 동작하는 제 3 NMOS 트랜지스터와, 상기 제 3 NMOS 트랜지스터의 소스 단자에 걸리는 전압을 드레인 단자와 게이트 단자에 입력받아 온/오프 동작하는 제 4 NMOS 트랜지스터, 및 상기 제 4 NMOS 트랜지스터의 소스 단자에 걸리는 전압을 게이트 단자에 입력받아 온/오프 동작하며 온동작시 드레인 단자에 상기 제 2 NMOS 트랜지스터의 소스 단자에 걸리는 전압을 접지로 도통시키는 제 5 NMOS 트랜지스터로 구성되는 전압 플로팅 회로를 구비하되 상기 제 5 NMOS 트랜지스터의 드레인 단자가 상기 출력단에 연결되어 있는 것을 특징으로 하는 출력버퍼를 제공하면, 강제적 쓰리 스트레이트 전압을 갖게 함으로써 전체적 스피드 개선과 노이즈 감소를 얻는다.The present invention relates to an output buffer comprising a PMOS transistor having a common drain terminal as an output terminal and being turned on by a pull-up control signal to pull-up the output terminal, and an NMOS transistor (N) which pull-down operation of the output terminal by a pull-up control signal. In particular, a first NMOS transistor configured to receive a predetermined positive voltage at a drain terminal and operate on / off according to a first control signal input to a gate terminal, and the first NMOS transistor being input at a drain terminal and input to a gate terminal. A second NMOS transistor that is turned on / off according to a state of a voltage applied to a source terminal of a first NMOS transistor; and a second NMOS transistor that is turned on / off according to a second control signal input to a gate terminal when the positive voltage is input to a drain terminal And a voltage applied to the source terminal of the third NMOS transistor and the third NMOS transistor. A fourth NMOS transistor input to a gate terminal and operating on / off, and a voltage applied to a source terminal of the fourth NMOS transistor to the gate terminal, and on / off operating to turn on a drain terminal of the second NMOS transistor; And a voltage floating circuit comprising a fifth NMOS transistor for conducting a voltage across the source terminal to ground, wherein a drain terminal of the fifth NMOS transistor is connected to the output terminal. By having a straight voltage, overall speed improvement and noise reduction are achieved.
Description
제 1 도는 종래 출력 버퍼의 구성 예시도.1 is a diagram illustrating a configuration of a conventional output buffer.
제 2 도는 본 발명에 적용하기 위한 전압 플로팅 회로의 구성 예시도.2 is a diagram illustrating a configuration of a voltage floating circuit for applying the present invention.
제 3 도는 본 발명에 따른 출력 버퍼의 구성 예시도.3 is an exemplary configuration diagram of an output buffer according to the present invention.
제 4 도는 제 3 도의 동작을 설명하기 위한 주요 부분에 대한 파형 예시도.4 is an exemplary waveform diagram for a main part for explaining the operation of FIG.
본 발명은 출력 버퍼에 관한 것으로 특히, 강제적 쓰리 스테이트 전압을 갖게 함으로써 전체적 스피드 개선과 노이즈 감소를 위한 출력 버퍼에 관한 것이다.The present invention relates to an output buffer, and more particularly to an output buffer for overall speed improvement and noise reduction by having a forced three state voltage.
일반적으로, 종래의 데이터 출력 버퍼는 CMOS형 인버터와 같은 풀업/풀다운 방식의 디바이스를 사용하는데, 그예가 첨부한 제 1 도에 도시되어 있다.In general, a conventional data output buffer uses a pull up / pull down device such as a CMOS inverter, an example of which is shown in FIG.
출력패드를 중심으로 좌측은 출력버퍼이며, 우측은 부하측의 구성예이다.The left side is an output buffer centering on an output pad, and the right side is an example of a load side structure.
상기와 같은 구성에서 출력버퍼는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)으로 구성되는 CMOS 인버터의 성격을 갖는다.In the above configuration, the output buffer has a characteristic of a CMOS inverter composed of a PMOS transistor (P) and an NMOS transistor (N).
이때, 출력패드에 걸리는 출력 데이터의 상태가 하이로 나가려면 풀업 제어신호(PU)와 풀다운 제어신호(PD)가 모두 로우상태를 유지하여야 하며, 반면에 출력 데이터의 상태가 로우로 나가려면 상기 풀업 제어신호(PU)와 풀다운 제어신호(PD)가 모두 하이상태를 유지하여야 한다.In this case, both the pull-up control signal PU and the pull-down control signal PD should be kept low in order for the output data of the output pad to go high. Both control signal PU and pull-down control signal PD should remain high.
만약, 상기 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)으로 구성되는 출력버퍼에서 현재 데이터를 출력하지 않으면서 다음 출력할 데이터를 기다리는 대기상태인 경우에는 상기 풀업 제어신호(PU)가 하이상태를 유지하면서 풀다운 제어신호(PD)가 로우상태를 유지하여야 한다.If the output buffer consisting of the PMOS transistor P and the NMOS transistor N is in the standby state waiting for the next output data without outputting the current data, the pull-up control signal PU is kept high. While the pull-down control signal PD should remain low.
따라서, 출력 노드를 쓰리 스테이트로 만들어 주어 전 데이터가 로우였으면 위로 올려주고 하이 였으면 밑으로 내려간 바이어스를 잡게 해 준다.Thus, it makes the output node three states so that if the previous data was low, it would be pushed up and if it was high, it would be biased down.
그러나, 상기 출력패드에 하이 임피던스 상태가 유지되어야 하는 경우에 부하측에 구비되어 있는 콘덴서(C1)의 값이 크면 출력패드에 걸리는 전압상태가 쓰리 스테이트로 거의 가지 못하는 일이 발생한다.However, in the case where the high impedance state is to be maintained in the output pad, when the value of the capacitor C1 provided on the load side is large, the voltage state applied to the output pad hardly goes to the three states.
이때, 출력패드는 경우에 따라 하이에서 로우상태로 또는 로우에서 하이상태로 오동작 스위칭을 하게 되어 급작스러운 피크전류를 만들게 되는데 이러한 현상은 후단의 회로에 노이즈로 작용함으로써 시스템의 오동작을 유발하게 된다.At this time, the output pad is switched from high to low state or from low to high state in some cases, thereby creating a sudden peak current. This phenomenon causes a malfunction of the system by acting as a noise in a circuit of a later stage.
상기와 같은 문제점을 해소 하기 위한 본 발명의 일차적인 목적은 출력 버퍼의 출력단의 전압 상태를 필요시 강제적으로 쓰리 스테이트 전압을 갖도록 하는 전압 플로팅 회로를 제공하는 데 있다.The primary object of the present invention for solving the above problems is to provide a voltage floating circuit for forcibly having a three-state voltage when necessary the voltage state of the output terminal of the output buffer.
상기와 같은 문제점을 해소 하기 위한 본 발명의 근본적인 목적은 강제적 트라이 스트레이트 전압을 갖게 함으로써 전체적 스피드 개선과 노이즈 감소를 위한 출력 버퍼를 제공하는데 있다.The fundamental object of the present invention to solve the above problems is to provide an output buffer for improving the overall speed and noise by having a forced tri- straight voltage.
상기와 같은 본 발명의 근본적인 목적을 달성하기 위한 본 발명의 부가적인 목적은 출력 버퍼의 출력단의 전압 상태를 필요시 강제적으로 쓰리 스테이트 전압을 갖도록 하는 전압 플로팅 회로를 제공하는데 있다.It is an additional object of the present invention to achieve the fundamental object of the present invention as described above to provide a voltage floating circuit for forcibly having a three-state voltage when the voltage state of the output terminal of the output buffer.
상기 목적을 달성하기 위한 본 발명의 특징은, 다단의 트랜지스터를 연결하고 외부에서 입력되는 제 1 제어신호에 의하여 턴온/오프 동작하되 온 동작시 구동 전원으로제공되는 소정의 양전압을 소정치 낮추어 출력단을 풀업동작하는 풀업수단과, 다단의 트랜지스터를 연결하고 외부에서 입력되는 제 2 제어신호에 의하여 턴온/오프 동작하되 온 동작시 구동 전원으로 제공되는 소정의 양전압을 소정치 낮추어 출력단을 풀다운 동작하는 풀다운수단으로 구성되는 것을 특징으로 하는 전압 플로팅 회로를 제공하는데 있다.Features of the present invention for achieving the above object, the output stage by connecting a plurality of transistors and the turn-on / off operation by the first control signal input from the outside to lower the predetermined positive voltage provided to the driving power during the operation A pull-up means for pulling up a plurality of transistors and a plurality of transistors connected to each other, and turning on / off by a second control signal input from the outside; The present invention provides a voltage floating circuit comprising a pull-down means.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 공통 드레인 단자를 출력단으로 하고 풀업 제어신호에 의해 턴온동작하여 출력단을 풀업 동작하는 PMOS 트랜지스터와 풀업제어신호에 의해 상기 출력단을 풀다운 동작시키는 NMOS 트랜지스터(N)으로 구성되는 출력 버퍼에 있어서, 소정의 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 제 1 제어신호에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터와, 상기 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제 1 NMOS 트랜지스터의 소스단자에 걸리는 전압의 상태에 따라 온/오프 동작하는 제 2 NMOS 트랜지스터와, 상기 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 제 2 제어신호에 따라 온/오프 동작하는 제 3 NMOS 트랜지스터와, 상기 제 3 NMOS 트랜지스터의 소스 단자에 걸리는 전압을 드레인 단자와 게이트 단자에 입력 받아 온/오프 동작하는 제 4 NMOS 트랜지스터, 및 상기 제 4 NMOS 트랜지스터의 소스 단자에 걸리는 전압을 게이트 단자에 입력받아 온/오프 동작하며 온동작시 드레인 단자에 상기 제 2 NMOS 트랜지스터의 소스 단자에 걸리는 전압을 접지로 도통시키는 제 5 NMOS 트랜지스터로 구성되는 전압 플로팅 회로를 구비하되 상기 제 5 NMOS 트랜지스터의 드레인 단자가 상기 출력단에 연결되는 데 있다.Another aspect of the present invention for achieving the above object is a PMOS transistor having a common drain terminal as an output terminal and turned on by a pull-up control signal to pull-up the output terminal, and an NMOS transistor for pulling-down the output terminal by a pull-up control signal ( An output buffer consisting of N), comprising: a first NMOS transistor configured to receive a predetermined positive voltage at a drain terminal and operate on / off according to a first control signal input at a gate terminal; A second NMOS transistor that is turned on and off according to a state of a voltage applied to a source terminal of the first NMOS transistor input to the gate terminal, and a second control signal input to the gate terminal after receiving the positive voltage to the drain terminal; To the third NMOS transistor and the source terminal of the third NMOS transistor The fourth NMOS transistor which receives a voltage to the drain terminal and the gate terminal and operates on / off, and the voltage applied to the source terminal of the fourth NMOS transistor to the gate terminal, and turns on / off the drain terminal during the on operation. And a voltage floating circuit comprising a fifth NMOS transistor for conducting a voltage across the source terminal of the second NMOS transistor to ground, wherein a drain terminal of the fifth NMOS transistor is connected to the output terminal.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
제 2 도는 본 발명에 따른 전압 플로팅 회로의 구성도로서, 소정의 양전압(VDD)을 드레인 단자에 입력받고 게이트 단자에 입력되는 제 1 제어신호(INA)에 따라 온/오프 동작하는 제 1 NMOS 트랜지스터(MN1)와, 양전압(VDD)을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 제 1 NMOS 트랜지스터(MN1)의 소스단자에 걸리는 전압의 상태에 따라 온/오프 동작하는 제 2 NMOS 트랜지스터(MN2)와, 상기 양전압(VDD)을 드레인 단자에 입력받고 게이트 단자에 입력되는 제 2 제어신호(INB)에 따라 온/오프 동작하는 제 3 NMOS 트랜지스터(MN3)와, 상기 제 3 NMOS 트랜지스터(MN3)의 소스 단자에 걸리는 전압을 드레인 단자와 게이트 단자에 입력받아 온/오프 동작하는 제 4 NMOS 트랜지스터(MN4), 및 상기 제 4 NMOS 트랜지스터(MN4)의 소스 단자에 걸리는 전압을 게이트 단자에 입력받아 온/오프 동작하며 온동작시 드레인 단자에 상기 제 2 NMOS 트랜지스터(MN2)의 소스 단자에 걸리는 전압을 접지로 도통시키는 제 5 NMOS 트랜지스터(MN5)로 구성된다.2 is a configuration diagram of a voltage floating circuit according to the present invention, in which a first NMOS receives a predetermined positive voltage VDD at a drain terminal and operates on / off according to a first control signal INA input to a gate terminal. A second NMOS transistor, which is turned on / off in accordance with a state of the voltage applied to the source terminal of the first NMOS transistor MN1 input to the transistor terminal MN1 and the positive voltage VDD; MN2, a third NMOS transistor MN3 that operates the positive voltage VDD to a drain terminal and is turned on / off according to a second control signal INB input to a gate terminal, and the third NMOS transistor ( Input the voltage applied to the source terminal of the fourth NMOS transistor (MN4) and the fourth NMOS transistor (MN4) to operate the on / off by receiving the voltage applied to the source terminal of the MN3 to the drain terminal and the gate terminal to the gate terminal Take / Program operation and is in the on operation when the drain terminal 5 consists of a first NMOS transistor (MN5) to conduct the voltage applied to the source terminal of said NMOS transistor 2 (MN2) to the ground.
상기와 같은 전압 플로팅 회로를 구비한 출력버퍼의 완성된 모습은 첨부한 제 3 도에 도시되어 있는 바와같다.The completed figure of the output buffer having the voltage floating circuit as described above is as shown in FIG.
소오스에는 소정의 양전압(VDD)이 인가되고 게이트에는 풀업 제어신호(PU)가 인가되는 PMOS 트랜지스터(P)와, 소오스는 접지단에 연결되고 게이트에는 풀다운 제어신호(PD)가 인가되는 NMOS 트랜지스터(N)의 공통드레인에 상기 전압 플로팅 회로의 제 2 NMOS 트랜지스터(MN2)와 제 5 NMOS 트랜지스터(MN5)의 공통 드레인단의 출력이 인가되는 구조를 가진다.The PMOS transistor P is applied with a predetermined positive voltage VDD to the source and the pull-up control signal PU is applied to the gate, and the NMOS transistor is connected to the ground terminal and the pull-down control signal PD is applied to the gate. The output of the common drain terminal of the second NMOS transistor MN2 and the fifth NMOS transistor MN5 of the voltage floating circuit is applied to the common drain of (N).
상기와 같이 구성되는 본 발명에 따른 출력버퍼를 첨부한 제 4 도를 참조하여 살펴보면 다음과 같다.Referring to Figure 4 attached to the output buffer according to the present invention configured as described above are as follows.
제4(a) 도와 제 4(b) 도에 도시되어 있는 바와같은 입력이 들어 왔을 때를 살펴보면 다음과 같다.When the input as shown in Figs. 4 (a) and 4 (b) is input, it is as follows.
우선, 데이터가 하이이고 회로가 그 다음 입력에 의한 해당 데이터를 출력하기 위한 동작을 하는 도중에 제 2 제어신호(INB)가 뜬다.First, the second control signal INB floats while the data is high and the circuit is then operating to output the corresponding data by input.
이때, 상기 제 2 제어신호(INB)는 외부전원 전방(VCC)의 레벨을 가지기 때문에 제 3 NMOS 트랜지스터(MN3)를 거치면서 Vcc∼Vtn만큼의 전압을 제 4 NMOS 트랜지스터(MN3)의 게이트와 드레인 단자에 걸어주게되고, 상기 제 4 NMOS 트랜지스터(MN3)약시 동일한 원리로 동작해서 결국 출력패드에 연결된 제 5 NMOS 트랜지스터(MN5)의 드레인에는 Vcc∼3Vtn 만큼의 전압이 가해진다.At this time, since the second control signal INB has the level of the front of the external power supply VCC, the gate and the drain of the fourth NMOS transistor MN3 are supplied with a voltage equal to Vcc to Vtn through the third NMOS transistor MN3. The fourth NMOS transistor MN3 is connected to the terminal and operates on the same principle for the weak, so that a voltage of Vcc to 3Vtn is applied to the drain of the fifth NMOS transistor MN5 connected to the output pad.
이때, 풀업 제어신호(PU)가 하이상태가 되고, 풀다운 제어신호(PD)가 로우상태가 되어 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)가 모두 오프상태가 되면 출력패드에 걸려 있던 전압은 상기 제 5 NMOS 트랜지스터(MN5)의 드레인에는 걸리는 Vcc∼3Vtn 만큼의 전압에 의하여 강제적으로 떨어지게 된다.At this time, when the pull-up control signal PU becomes high and the pull-down control signal PD becomes low and both the PMOS transistor P and the NMOS transistor N are turned off, the voltage applied to the output pad is increased. The drain of the fifth NMOS transistor MN5 is forcibly dropped by a voltage equal to Vcc to 3Vtn.
회로 내부에서 외부로 나갈 데이터가 결정이 되면 제 2 제어신호(INB)는 접지전위 레벨로 전환되고, 풀업 제어신호(PU)나 풀다운 제어신호(PD)중 해당 신호가 뜨게 된다.When the data to go out from the inside of the circuit is determined, the second control signal INB is switched to the ground potential level, and the corresponding one of the pull-up control signal PU or the pull-down control signal PD is displayed.
이때, 해당 데이터가 로우라고 가정하면 상기 풀업 제어신호(PU)와 풀다운 제어신호(PD)는 모두 하이상태가 되어 출력패드에는 상기 제 2 제어신호에 의해 Vcc∼Vtn 만큼 가하던 전압 레벨로부터 접지전위로 내려가게 되어 더 빠른 속도와 또 데이터의 스윙폭이 더 작게 됨으로 더 작은 노이즈를 만들어 준다.At this time, assuming that the data is low, both the pull-up control signal PU and the pull-down control signal PD are in a high state, and the ground potential from the voltage level applied to the output pad by Vcc to Vtn by the second control signal. This results in lower noise, resulting in faster noise and smaller data swing widths.
이후, 출력 데이터가 로우로 나온 상태에서 회로가 새로운 입력을 받아 새로운 데이터를 내보낼 동작에 들어가면 제 1 제어신호(INA)가 뜨게 된다.Thereafter, when the circuit receives a new input and enters an operation to export new data while the output data is low, the first control signal INA is displayed.
상기 제 1 제어신호(INA)는 전 데이터가 로우 일때 뜨게 되고, 제 2 제어신호(INB)는 전 데이터가 하이 일때 뜨게 된다.The first control signal INA floats when all the data is low, and the second control signal INB floats when all the data is high.
이때, 상기 제 1 제어신호(INA)가 뜨면 상술한 바와같은 논리로 출력 패드에는 Vcc∼2Vth이 가해져서 전비전위 레벨에 있던 출력 패드는 Vcc∼2Vth 으로 향해 올라가게 되어 다음 데이터는 이 레벨에서부터 움직여서 속도와 노이즈 면에서 많은 효과를 볼 수 있다.At this time, when the first control signal INA appears, the logic as described above is applied to the output pad Vcc to 2Vth so that the output pad at the non-potential level is raised toward Vcc to 2Vth and the next data moves from this level. There are many effects in terms of speed and noise.
상술한 바와같이 동작하는 본 발명에 따른 출력 버퍼를 제공하면, 강제적 쓰리 스테이트 전압을 갖게 함으로써 전체적 스피드 개선과 노이즈 감소를 얻는다.Providing an output buffer according to the present invention operating as described above results in an overall speed improvement and noise reduction by having a forced three-state voltage.
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