KR100224719B1 - 커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법 - Google Patents

Abstract

베이스 라인 상에 발생하는 기생 저항을 없애기 위한 칩 배치방법을 공개한다. 그 방법은 독립 바이어스 커런트 블록 내에 바이어스 커런트를 공급하는 내부 바이어스 커런트부를 포함하는 칩 레이아웃 상에서 베이스 라인 상에 발생되는 기생 저항을 없애는 방법에 있어서, 칩 내부의 다수의 독립 바이어스 커런트 블록내에 바이어스 커런트를 공급하기 위한 각 내부 바이어스 커런트부들을 칩 배치상 한 곳에 모으는 것을 특징으로 한다.

Description

커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법{Bias current part chip layout method for cancelling current oftset}

본 발명은 칩 배치방법에 관한 것으로, 특히 커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법에 관한 것이다.

종래의 독립 바이어스 커런트 블록을 가지는 칩의 경우, 메탈 기생 저항 성분에 의해 생기는 바이어스 커런트의 부정합을 줄이기 위해, 즉 메탈 저항을 줄이기 위해 2중으로 메탈을 사용하거나 커런트 바이어스부(빗금친 부분)를 도 1에 도시된 바와 같이, 독립 바이어스 커런트 블록(P∼S)의 중심부에 위치하도록 하여 바이어스 전압 오프셋에 의한 전류 부정합을 줄이는 방법을 사용하고 있다.

그런데, 이러한 방법은 블록의 사이즈가 크거나 레이아웃 패턴이 길 경우, 메탈(혹은 컨덕터) 기생 저항 때문에 전압 및 전류 오프셋이 발생한다. 또한, 칩 내부에서도 위치에 따라서 동일 저항 패턴일지라도 산포가 존재하기 때문에 동일한 바이어스 커런트 정합이 어렵다.

본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여 칩 내에서의 소자값 변동에 따른 바이어스 커런트 변동을 줄일 수 있고 기생 저항 성분을 줄일 수 있는 커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법을 제공하는데 있다.

도 1은 종래의 칩 배치방법을 설명하기 위한 칩 배치도.

도 2는 본 발명에 따른 칩 배치방법을 설명하기 위한 회로도.

도 3은 본 발명에 따른 칩 배치방법을 설명하기 위한 칩 배치도.

상술한 본 발명의 목적을 달성하기 위한 독립 바이어스 커런트 블록 내에 바이어스 커런트를 공급하는 내부 바이어스 커런트부를 포함하는 칩 레이아웃상에서 베이스 라인상에 발생되는 기생 저항을 없애는 방법에 있어서, 칩 내부의 다수의 독립 바이어스 커런트 블록내에 바이어스 커런트를 공급하기 위한 각 내부 바이어스 커런트부들을 칩 배치상 한 곳에 모으는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법을 상세히 설명하고자 한다.

도 2 및 도 3은 본 발명에 따른 커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법을 설명하기 위한 회로도 및 칩 배치도를 도시한 것이다.

도 2에 있어서, 도면 부호 10은 기준 커런트 발생부를, 20은 내부 바이어스 커런트부를, 30은 독립 바이어스 커런트 블록을, Q1∼Q10은 트랜지스터를 각각 나타낸 것이다. 도 3에 있어서, 도면 부호 Q는 내부 바이어스 커런트 정합이 정확히 일치해야 하는 독립 바이어스 커런트 블록을, 40은 내부 바이어스 커런트부를, 점선으로 표시된 블록은 비독립 바이어스 커런트 블록을, 비독립 바이어스 커런트 블록 내에 배치되어 있는 빗금친 부분은 비독립 내부 바이어스 커런트 블록내에 기준 커런트를 공급하는 내부 바이어스 커런트부를 각각 나타낸 것이다.

내부 바이어스 커런트부(20)는 칩 레이아웃 상에서 다수의 내부 바이어스 커런트(21)을 한 곳에 모은 부분으로, 기준 커런트 발생부(10)의 Q1의 베이스 전압에 의해 동작하게 되며, 바이어스 커런트비가 정확히 맞아야 된다. 종래에 내부 바이어스 커런트부(20)는 독립 바이어스 커런트 블록(30) 내부에 배치되어 기준 커런트를 공급하였다. 이에 따라서 베이스 라인에서 생기는 기생 저항과 칩 내부의 위치에 따른 소자값의 차이에 따라서 커런트 오프셋이 생기게 되며, 이는 칩 사이즈가 커질수록 더욱 더 문제가 되었다. 따라서, 이러한 베이스 라인에서 생기는 기생 저항을 없애기 위하여 본 발명에서는 다수의 내부 바이어스 커런트(21)을 레이아웃상에서 한 곳에 모은 후 기준 커런트를 직접 공급함으로써 해결할 수 있다. 즉, 종래에 독립 바이어스 커런트 블록내에 각각 내부 바이어스 커런트를 배치하던 것과 달리 내부 바이어스 커런트를 한 곳에 모아서, 도 4의 칩 배치도에서와 같이 내부 바이어스 커런트부(40)를 별도로 배치된다. 이때, 내부 바이어스 커런트부(40)가 전압 모드가 아니고 전류 모드로 동작함으로써, 베이스 라인에서 생기는 기생 저항 성분을 줄일 수 있고 아울러 칩 내부의 소자값 산포에 의한 영향을 줄일 수 있다.

이상에서 살펴본 바와 같이, 본 발명은 블록 사이즈가 크거나 레이아웃 패턴이 길 경우, 기생 저항 성분을 전압 모드가 아니고 전류 모드로 동작시킴에 의해서 줄일 수 있으며, 바이어스 커런트 소스를 칩의 한 곳에 집중시킴으로써, 공정 처리상에서 발생하는 칩 내에서의 소자값 변동에 의한 바이어스 커런트 변동을 줄일 수 있다.

Claims (1)

1. 기준 전류 생성용 트랜지스터를 구비하는 기준 전류 생성부와, 서로 소정 거리 이격되어 위치하는 다수의 독립 바이어스 커런트 블록들 내에 바이어스 커런트를 공급하기 위해, 다수의 트랜지스터들로 이루어진 각각의 내부 바이어스 커런트부를 포함하는 칩 레이아웃상에서 상기 내부 바이어스 커런트부들을 배치하는 칩 배치 방법에 있어서,

   상기 기준 전류 생성부를 기준으로하여 다수의 독립 바이어스 커런트 블록 내에 바이어스 커런트를 공급하기 위한 상기 내부 바이어스 커런트부들이 한 곳에 모이도록 소정 위치에 인접하게 배치되는 것을 특징으로 하는 커런트 오프셋을 줄이기 위한 바이어스 커런트부 칩 배치방법.