KR100222224B1 - 테스트 동안 데이타의 출력 디실렉트를 위한 방법 및 장치 - Google Patents

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포만 제프리 엘
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Abstract

본 발명은 로직 회로 및 메모리 어레이를 자체 테스트하는 것에 관한 것이다. BIST의 제한된 능력으로 회로 특성 평가 또는 테스트할 때 발생되는 페일들의 마스크로 인해 회로 특성 평가 작업의 부하가 과도하게 된다.
본 발명은 이를 해결하기 위해 로직 회로 또는 메모리 회로가 테스트 래치를 갖는다. 테스트 래치는 입력 래치, 종속 래치 및 참 및 보수 출력 래치를 포함한다. 종속 래치 출력은 출력 래치를 디실렉트하기 위해 DESELECT 신호와 NAND 된다. 테스트 래치는 스캔가능한 출력 래치로서 메모리 또는 로직 집적 회로를 특성 평가 또는 테스트하는 방법에서 사용된다. 최소한 하나의 출력 래치가 입력 래치, 종속 래치, 및 보수 래치와 참 래치를 내장한 출력 래치를 구비한다. 테스트 과정에서 종속 래치의 출력은 디실렉트 신호와 NAND 되어 공급된 "페일" 신호를 마스크함으로써 테스트 또는 특성 평가를 이뤄준다.

Description

테스트 동안 데이타의 출력 디실렉트를 위한 방법 및 장치
본 발명은 로직 회로 및 메모리 어레이를 자체 테스트하는 것에 관한 것인데, 더 특정하게는 공지된 페일(fails)과 같은 테스트 동안 데이타를 디실렉트(deselect)하기 위한 방법 및 장치에 관한 것이다.
메모리 어레이 또는 로직 회로가 BIST(내장된 자체 테스터) 또는 다른 유형의 로직 및 메모리 테스트에 의해 검출되는 "페일(fails)"을 나타내도록 원인을 제공하는 많은 상황이 존재한다. 초기의 사용자 하드웨어 및 회로 특성으로는 이후 자세히 조사되어야 할 페일을 나타낼 수 있는 것에 따라 두가지의 전형적인 예가 있다. 이런 폐일은 마스크 결점, 로직 또는 메모리 디자인 에러, 조직 또는 메모리 테스트 에러와 같은 것에 의해 발생할 수 있다. 각각의 이런 경우에 대해 페일을 나타내지 않는 메모리 어레이 또는 로직 회로의 부분들의 특성이 중요하다. 그러나 페일을 나타내지 않는 메모리 어레이 또는 로직 회로 영역들의 특성은 디자인된 BIST의 능력 범위 내에 있지 않다. BIST는 공지된 페일에 대한 디스에이블링(disabling)을 허용하지 않는다.
BIST로 메모리 어레이 또는 로직 회로를 테스트하는 동안 단일하게 이해된 페일은 페일 플래그(fail flag)가 액티브되게 하고 이에 따라 회로의 다른 페일을 마스크할 가능성이 있다. 이는 각 사이클 후에 페일 플래그가 메모리 어레이 또는 로직 회로의 또다른 페일 마스크하고 있는 지의 여부를 결정하기 위해 테스트가 중지되어야만 하고 출력 래치들의 각각의 데이타가 검색되어야만 한다는 것을 의미한다. 따라서 회로 특성 테스트는 많은 부하를 요구하게 되고 사이클마다의 분석이 요구되기 때문에 쉽게 수행될 수 없게 된다.
이해된 페일을 디실렉트한 후에 메모리 어레이 또는 로직 회로를 지속적으로 테스트하는 방법 및 장치를 제공하는 것이 본 발명의 목적이다.
결정된 마스크 결점 페일을 바이패스하는 것이 본 발명의 또다른 목적이다.
관측된 디자인 결점 페일을 바이패스하는 것이 본 발명의 또다른 목적이다.
수용할만한 페일로서 초기 사용자 하드웨어를 적재할 수 있도록 하는 것이 본 발명의 또다른 목적이다.
그렇지 않았더라면 추가의 디자인 개량이 이뤄질 때까지는 검출되지 않았을 이전에 마스크된 페일의 전체 테스트/특성 평가를 허용해주기 위해 디자인 경로를 감소시키는 것이 본 발명의 또다른 목적이다.
제1도는 데이타 입력(D0, I0) 래치 L1, 데이타 전송 래치 L2, 및 테스트 데이타 출력 래치 L4를 구비한 기술의 테스트 회로를 도시한 도면.
제2도는 본 발명에 따라 데이타 전송 래치 L2, 및 테스트 데이타 출력 래치 L4의 비선택 회로를 도시한 도면.
제3도는 스태틱 구현예를 도시한 도면.
제4도는 메모리 및 로직 출력에 대한 본 발명의 MISR 구현예를 도시한 도면.
제5도는 다이내믹 XOR 게이트 및 2출력을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
L1 : 데이타 입력 래치 L2 : 데이타 전송 래치
L4 : 테스트 데이타 출력 래치
개시된 발명은 압축 회로 또는 다중 입력 시그너츄어 레지스터(multiple input signature register, MISR)를 구동하는 스캔가능한 래치의 출력 중 임의의 하나 또는 그 이상을 디실렉트하는 능력을 제공한다. 이렇게 함으로써 어떤 특정 이유 때문에 "페일"을 일으키는 것으로 알려진 특정 데이타 출력을 관측하지 않도록 선택할 수 있게 된다. 결정된 마스크 결점, 또는 관측된 디자인 결점을 상기 방식으로 바이패스할 수 있게 되고 이는 수용할만한 페일로서 초기 사용자 하드웨어를 적재하도록 허용해 주고 또한 디자인 개량 범위를 축소시켜 준다.
본 발명은 어떤 경우에는 매 사이클마다 발생하는 공지된 "페일"을 통해 소트하지 않고서도 추가로 하드웨어를 특성화하는 능력을 제공한다. 본 발명에 의한 방법 및 장치에 의하지 않으며, 그런 페일이 발생했을 때, 각 사이클 후에 스캔 아웃하고 마스크된 페일에 대해 스캔 체인 데이타를 조사하는 과중한 작업 없이는 전체 메모리 어레이 또는 로직 회로의 특성화가 이뤄질 수 없다. 또한 본 발명에 의한 방법 및 장치는 공지된 페일링(failing) 시그너츄어로서 초기 사용자 하드웨어의 스크린화를 허용해 준다.
본 발명에 따라, 압축 회로 또는 MISR로 진행하는 하나 또는 그 이상의 출력을 디실렉트하기 위해 스캔가능한 출력 래치들 사이에 상호 접속이 제공된다. 이 래치들은 미리 하전된 로우(low) 참(true)/보수(complement) 출력으로서 다이내믹하게 된다. 다이내믹 래치는 수행되는 압축 규모로 인해 이점을 지닌다. 대안으로 스태틱 래치가 이후 설명하겠지만 유리하게 사용된다.
압축은 다이내믹 익스클루시브 오알(dynamic exclusive OR, XOR) 게이트로서 수행되는데, 여기서 출력 데이타는 상응하는 기대 데이타와 비교된다. XOR은 계산할 때에 서로 직교인(orthogonal) 참 및 보수 신호 양자를 요구한다. 참 및 보수 신호 양자가 미리 하전된 상태로 유지되었다면, 이 압축의 특정 레그(leg)는 디스에이블된다. 따라서, 이 특정 출력은 압축 회로에 의해 "페일"로서 관측되지 않을 것이다.
MISR에 대해, 어레이의 출력에서, 페일 출력 비트가 예측가능한 패턴, 즉 VDD에 설정되고, MISR 시그너츄어가 또다른 페일을 관측하는 것을 허용해 주기 위해 재계산된다.
스캔 래치 회로는 입력 래치 L1, 종속 또는 데이타 전송 래치 L2, 및 출력 래치 L4를 구비한다. 본 발명에 따라 종속 래치 L2의 출력은 디실렉트 신호와 NAND되어 적합한 보수 및 참 출력 래치 L4로부터의 신호를 디실렉트한다.
본 발명은 도면을 참조하여 더 잘 이해될 것이다.
개시된 발명은 압축 회로 또는 MISR 회로를 구동하는 스캔가능한 래치의 출력 중 임의의 하나 또는 그 이상을 디실렉트하는 능력을 제공한다. 이렇게 하여 임의의 특정 이유로 "페일"을 일으키는 것으로 알려진 특정 데이타 출력을 관측하지 않도록 선택할 수 있게 된다. 이는 어떤 경우에는 매 사이클마다 발생하는, 공지된 "페일"을 통해 소트하지 않고서도 메모리 또는 로직 하드웨어를 순차적으로 추가 특성화하는 능력을 제공한다. 그런 공지된 페일이 일어났다면, 전체 메모리 또는 로직 특성에 대한 테스트가 본 발명의 방법 및 장치 없이는 쉽게 성취되지 않는다. 또한 본 발명의 방법 및 장치는 공지된 페일 시그너츄어로서 초기 사용자 하드웨어의 향상된 스크린화를 허용해 준다.
본 발명에 따라 압축 회로 또는 MISR로 진행하는 하나 또는 그 이상의 출력을 디실렉트하기 위해 스캔가능한 출력 래치들 사이에 상호접속이 제공된다. 래치들은 미리 하전된 로우 참/보수 출력으로 다이내믹하게 된다. 다이내믹 래치는 많은 수의 데이타 출력이 동시에 압축되고 있는 고 수행성 시스템에서 유리하다. 그러나 스태틱 래치도 본 발명에서 사용될 수 있다.
압축은 익스클루시브 오알(exclusive or, XOR) 게이트로 수행되는데, 여기서 출력 데이타는 상응 기대 데이타와 비교된다. XOR은 계산할 때에 참 및 보수 신호 양자가 서로 직교(orthogonal)할 것을 요구한다. 참 및 보수 신호가 미리 하전된 상태에 남아 있다면, 압축의 이 특정 레그가 디스에이블된다. 따라서 이 측정 출력은 압축 회로에 의해 "페일"로서 관측되지 않은 것이다.
한 실시예에서 본 발명은 XOR 게이트의 양 입력에 대해 동일 데이타를 공급하는 방법을 제공한다. XOR 게이트의 양 입력에 대해 동일 데이타를 공급하는 것은 비교치를 계산하고 XOR 게이트의 출력으로부터 ZERO를 공급하며, 이는 모든 시각에서의 통과 조건을 식별하고 이에 따라 특정 출력의 페일 상태를 무시한다. 본 실시예는 스태틱 또는 다이내믹 로직에 사용될 수 있다.
제1도의 개략도는 종래 기술을 도시한다. 다이내믹 스캔 가능한 래치는 세개의 독립 래치가 기능할 것을 요구한다. 이는 제1도에서 L1, L2및 L4로 나타나 있다. 데이타 입력 래치 L1 및 종속 래치 L2는 스캔 경로로 사용되고, 데이타 입력 래치 L1 및 데이타 출력 래치 L4는 테스트 경로로 사용된다. 데아타 출력 래치 L4는 압축 회로를 되먹이는(feed) 미리 하전된 로우 참 및 보수 출력을 발생시키는 다이내믹 래치이다.
참 및 보수 신호 양자가 미리 하전된 상태에 있을때, 압축 회로를 되먹이는 특정 출력은 디스에이블되고, 이 특정 출력은 압축 회로에 의해 "페일"로 관측되지 않을 것이다. 이는 란치 클럭(launch clock)(PO)을 턴 오프함으로써 성취된다. 그러나 이는 PO 클럭을 턴 오프하는 것이 모든 다이내믹 래치의 출력 드라이버를 디실렉트할 것이기 때문에 실제적 대안이 아니다.
개별 다이내믹 래치 출력 드라이버를 선택적으로 턴 오프하기 위해서는, 제2도에 도시된 대로 본 발명의 래치 구성을 사용하면 된다. 스캔 래치 회로는 데이타 입력 마스터 래치 L1, 데아타 전송 또는 디실렉트 시그너츄어를 유지하는 것 중 어느 하나를 또는 양자 모두를 위한 종속 래치 L2 및 데이타 출력 래치 L4를 구바한다. 본 발명에 따라 제2도에 도시된 대로 종속 래치 L2의 출력은 디실렉트 신호와 NAND된다. 종속 래치 L2가 ONE을 내장하고, 디실렉트 신호가 어서트되었을 때 NAND 게이트의 출력은 데이타 입력 래치 L1에 포획된 페일 데이타가 데이타 출력 래치 L4를 통해 압축 회로로 진행되는 것을 방지한다.
제2도에서 검은 오벌(oval)은 본 발명 회로의 소정의 양태를 표지한다. 이 회로의 양태는 본 발명의 방법을 수행하는 데에 필요한 것이다. 이들은 2핀 입력 NAND 게이트 N1, L4 다이내믹 래치를 포함한 참 및 보수 출력 래치 양자의 풀다운 경로에 있는 N-FET F1 및 F2, 및 글로벌 경로에 있는 N-FET F1 및 F2, 및 글로벌 디실렉트 신호 D1이 되는데, 이 소자들은 공지된 페일 패턴 동안에만 특정화된 출력의 디실렉트를 인에이블하기 위해 스피드 테스트 동안 플라이(fly) 상태로 스위치하도록 디자인될 수 있다.
내장 자체 테스트가 스캔 체인을 따라 ZERO들을 플러시함으로써 시작된다. 테스터는 내장 자체 테스트 동안 디실렉트 되로록 소망되는 출력 래치(들) L2 내로 ONE을 로드하도록 프로그램될 수 있다. 래치는 스캔 클럭을 토글함으로써 스캔체인을 따라 로드된다. A클럭은 마스터 래치 L1을 개방시키고 B클럭은 종속 래치 L2를 개방시킨다. B클럭으로 스캔 체인 작동을 종료시킴으로써 마스터 래치 L1에 저장된 데이타가 종속 래치 L2내로 로드될 것이다. ONE이 디실렉트 하기 위해 소망 출력 래치의 종속 래치 L2 내에 저장될 것이다. 이후 종속 래치 L2의 ONE은 주 입력 핀으로부터 또는 칩 스캔만을 위한 래치 상에서 기원하는 글로벌 디실렉트 신호와 함께 NAND 게이트 N1을 구동한다. 이는 제2도에 예시된 대로 풀 다운 경로를 컷 오프하여 접지되게 함으로써 데이타 출력 참 및 보수 래치 L4가 이들의 미리 하전된 상태에 남아 있도록 한다.
종속 래치 L2에 ONE을 저장하는 것은 내장 자체 테스트 또는 임의의 다른 유형의 테스트에 역 효과를 끼치지 않는다. 메모리 어레이 또는 로직 회로의 출력은, 출력 래치가 디실레트 모드 상태에 있는 지에 관계없이 스캔 체인을 통해 관측 가능하다.
스태틱 데이타 출력 래치 L4는 스태틱 압축 회로를 구동하는 데에 요구된다. 스태틱 래칙 L4의 출력은 미리 하전된 상태를 갖지 않으며 뎅;타 출력 다이내믹 래치 L4의 방법으로 데이타 출력을 디실렉트 할 수 없다. 스태틱 출력을 스태틱 압축 회로에 대해 디실렉트하는 방법은 메모리 출력이 디실렉트되어야 할 때 XOR 게이트에 대한 양 출력이 동일하다는 것을 보장해 준다.
제3도는 스태틱 래치 L1, L2 및 L4를 예시하며, 출력 래치 L4의 출력이 XOR 게이트의 입력부 및 멀티플렉서로 어떻게 전달되는지를 예시하는데, 여기서 멀티플렉서는 기대 데이타 및 출력 래치 L4의 출력 데이타 사이에서 선택할 수 있다. 멀티플렉서 경로 선택은 글로벌 디실렉트 신호 및 종속 래치 L2에 기억된 데이타로부터의 입력을 수신하는 AND 게이트에 의해 제어된다.
글로벌 디시렉트 신호가 액티브(하이, high)이고 ONE이 종속 래치 L2에 기억되었을 때, 메모리 어레이의 출력은 디실렉트되어야 하고 멀티플렉서는 L4로부터의 데이타를 선택하여 XOR 게이트의 제2입력으로 가해지도록 한다. 그러면 XOR 게이트는 양 입력에 동일하게 가해지는 데이타를 항상 갖게 되고 이 특정 출력으로부터 페일을 전혀 나타내지 않으며, 이에 따라 이 특정 출력을 디실렉트한다.
메모리 또는 로직 출력에서 압축 회로를 사용하여 본 발명의 스태틱 로직을 구현하는 것 이외에도, MISR이 출력 데이타를 포획하는 데에 사용될 때 출력 디실렉트를 추가로 응용하는 것이 있다. 많은 양의 BIST가 MISR을 사용하여 수행되어 출력 결과를 콤팩트시킨다. MISR을 되먹이는 출력을 디실렉트할 때 중요한 점은 로직 회로 또는 메모리 어레이의 출력을 오우버라이드(override)하는 예측가능한 패턴을 공급해야 한다는 것이다. 이는 MISR로 들어가지 전에 출력 데이타 경로에 멀티플렉서를 추가하여 성취될 수 있거나 또는 대부분의 메모리 배치가 그렇듯이 이미 멀티플렉서가 존재한다면 추가의 데이타 경로를 만드는 것으로 성취되는데, 여기서 대안의 멀티플렉서 경로가, 압축 예에서의 스태틱 출력 L4 래치 구현에서 대안 경로가 선택되는 것과 비슷하게 선택된다. MISR 입력의 대안 경로는 스태틱 압축 회로 예에서와 동일한, 출력 래치 L4로부터의 데이타와 반대가 되며 GND 또는 VDD와 같은 예측가능한 데이타 값을 공급할 것이다.
제4도는 추가 경로가 이 특정 출력을 디실렉트하기 위해 추가되는 다중 입력 멀티플렉서를 구비한 MISR을 예시한다. 동일 참조 번호가 제1도 및 제2도와 동일한 의미로 사용되었다.
MISR은 모든 데이타 시퀸스에 대해 단일하고 고유한 시그너츄어를 계산한다. 이 시그너츄어는 출력이 테스트되는 메모리 또는 로직으로부터 나옴에 따라 연속적으로 계산되고 재계산된다. 임의의 하나 또는 그 이상의 사이클에 대해 한 출력이 맞지 않을 때, 최종 시그너츄어는 기대되는 시그너츄어와 정합되지 않는다. 그러면 공지된 페일 출력은 전체 체스트를 통해 예측가능한 값에 설정될 수 있고, 신규 기대 시그너츄어가 임의의 또다른 출력이 페일을 나타내는 지를 알아보기 위해 계산될 수 있다.
디실렉트 능력을 제공하는 것과 관련된 로직은 도면에 도시되거나 여기 설명된 로직에 제한되지 않는다. 본 발명의 방법 및 장치 XOR 게이트가 압축 테스트 회로의 경우에서 디실렉트되었을 때 XOR 게이트가 페일 조건(출력 = ONE)을 전혀 발생하지 않거나, 또는 디실렉트된 메모리 또는 로직 출력 상의 예측가능한 값 또는 패턴을 MISR로 제공하는 것을 보장해 준다. 이는 참/보수 쌍의 입력을 미리 하전된 상태에 유지하거나 또는 XOR 게이트에 대한 두개의 입력이 동일하게 되도록 보장해 줌으로써 성취된다. 다이내믹 XOR*게이트가 그 입력과 함께 제5도에 도시되었다.
글로벌 디실렉트 신호가 본 발명의 실시예와 관련되나 출력 디실렉트가 발생하는 데에는 없어도 된다. 종속 래치 L2 내의 데이타는 그 자체로서 압축 회로 또는 MISR에 대해 임의의 다이내믹 또는 스태틱 출력 래치 L4를 디실렉트하는 데에 사용될 수 있다.
본 발명이 소정의 양호한 실시예와 예시예에 대해 설명되었지만, 본 발명의 범위를 제한하도록 의도되지 않았으며 다만 본 발명은 여기 첨부된 청구범위로만 해석되어야 한다.
예를 들어 도면이 NAND 게이트를 도시했지만, OR 게이트 또는 또다른 등가 회로가 사용될 수 있음을 인지해야 한다. 또한 전송 래치의 출력이 제2도의 소자 F1에 직접 접속될 수 있다. 본 발명의 또다른 실시예에 있어서, 단일 출력 래치가 본 발명의 스태틱 로직 구현예와 연관되어 사용될 수 있다.

Claims (17)

  1. 데이타 입력 래치, 데이타 전송 래치, 및 데이타 출력 참(ture) 및 보수(complement) 래치를 포함한 테스트 래치를 구비한 회로에 있어서, 데이타 출력 래치를 디실렉트하기 위해 데이타 전송 래치의 출력이 디실렉트(DESELECT) 신호와 난드(NAND) 되는 것을 특징으로 하는 테스트 래치를 구비한 회로.
  2. 제1항에 있어서, 예측가능한 패턴을 수용하기 위한 다중 입력 시그너츄어 레지스터를 구비한 테스트 래치를 구비한 회로.
  3. 제1항 있어서, 데이타 전송 래치의 출력이 데이타 출력 래치를 직접 디실렉트하는 테스트 래치를 구비한 회로.
  4. 스캔가능한 출력 래치, 데이타 입력 래치를 구비한 최소한 하나의 출력 래치, 데이타 전송 종속 래치, 보수 출력 래치, 및 참 출력 래치를 갖는 집적 회로를 특성 평가 또는 테스트하는 방법에 있어서, "페일(fail)" 신호 없이 테스트 또는 특성 평가를 이루기 위해 데이타 전송 종속 래치의 출력을 디실렉트 신호와 난드(NAND)하는 것을 포함하는 집적 회로를 특성 평가 또는 테스트하는 방법.
  5. 제4항에 있어서, 예측가능한 패턴을 다중 입력 스그너츄어 레지스터에 공급하는 것을 포함하는 집적 회로를 특성 평가 또는 테스트하는 방법.
  6. 스캔가능한 출력 래치, 데이타 입력 래치를 구비한 최소한 하나의 출력 래치, 데이타 전송 종속 래치, 보수 출력 래치, 및 참 출력 래치를 갖는 집적 회로를 특성 평가 또는 테스트하는 방법에 있어서, 공지된 "페일들(fails)"의 전파 없이 테스트 또는 특성 평가를 이루기 위해 데이타 전송 종속 래치의 출력을 제공하는 것을 포함하는 집적 회로를 특성 평가 또는 테스트하는 방법.
  7. 각각이 데이타 입력 래치, 데이타와 전송 종속 래치, 및 데이타 출력 래치를 포함한 테스트 래치를 구비한 회로에 있어서, 멀티플렉서를 통해 경로 선택을 제공하기 위해 데이타 전송 래치의 출력이 디실렉트(DESELECT) 신호와 앤드(AND)되고, "페일" 발생을 디실렉트하기 위해 상기 경로 선택이 출력 래치로부터 데이타를 공급하는 것을 특징으로 하는 테스트 래치를 구비한 회로.
  8. 제7항에 있어서, 데이타 전송 종속 래치의 출력이 멀티플렉서에게 경로 선택을 제공하고, 출력 래치로부터의 데이타의 경로 선택이 상기 출력의 "페일"발생을 디실렉트하는 테스트 래치를 구비한 회로.
  9. 스캔가능한 출력 래치, 데이타 입력 래치를 구비한 최소한 하나의 출력 래치, 데이타 전송 래치, 및 데이타 출력 래치를 구비한 집적 회로를 특성 평가 또는 테스트하는 방법에 있어서 상기 "페일들"의 전파 없이 테스트 또는 특성 평가를 이루기 위해 데이타 전송 래치의 출력을 디실렉트 신호와 앤드(AND)하는 것을 포함하는 집적 회로를 특성 평가 또는 테스트하는 방법.
  10. 스캔가능한 출력 래치, 데이타 입력 래치를 갖는 최소한 하나의 출력 래치, 데이타 전송 래치, 및 데이타 출력 래치를 구비한 집적 회로를 특성 평가 또는 테스트하는 방법에 있어서, 공지된 "페일들"의 전파 없이 테스트 또는 특성 평가를 이루기 위해 데이타 전송 종속 래치의 출력을 제공하는 것을 포함하는 집적 회로를 특성 평가 또는 테스트하는 방법.
  11. 데이타 입력 래치, 데이타 전송 래치, 데이타 출력 래치를 포함한 테스트 래치들을 갖는 다중 입력 시그너츄어 레지스터를 구비한 회로에 있어서, 멀티플렉서를 통해 대안 경로 선택을 제공하기 위해 데이타 전송 래치의 출력이 디실렉트(DESELECT) 신호와 앤드(AND)되어서, 상기 대안 경로가 다중 입력 시그너츄어에게 예측가능한 패턴을 제공하여 회로 출력을 디실렉트하는 것을 특징으로 하는 다중 입력 시그너츄어를 구비한 회로.
  12. 제11항에 있어서, 데이타 출력 참(TRUE) 및 보수(COMPLEMENT)래치를 더 포함하는 다중 입력 시그너츄어를 구비한 회로.
  13. 제11항에 있어서, 데이타 전송 래치의 출력이 멀티플렉서에게 대안 데이타 선택 경로를 제공하여, 상기 대안 경로가 다중 입력 시그너츄 레지스터에게 예측가능한 패턴을 제공하여 이에 따라 회로 출력을 디실렉트하는 다중 입력 시그너츄어를 구비한 회로.
  14. 스캔가능한 출력 래치, 데이타 입력 래치를 갖는 최소한 하나의 출력 래치, 데이타 전송 래치, 및 데이타 출력 래치를 구비한 집적 회로를 특성 평가 또는 테스트하는 방법에 있어서, 상기 방법이 다중 입력 시그너츄어 레지스터에게 예측가능한 패턴을 제공하기 위해 데이타 전송 종속 래치의 출력을 디실렉트(DESELECT) 신호와 난드(NAND)하여 페일 신호 전파없이 테스트 또는 특성 평가를 이루는 집적 회로를 특성 평가 또는 테스트하는 방법.
  15. 제14항에 있어서, 스캔가능한 출력 래치가 데이타 출력 참(TRUE) 및 보수(COMPLEMENT) 래치를 더 포함하는 집적회로를 특성 평가 또는 테스트하는 방법.
  16. 스캔가능한 출력 래치, 데이타 입력 래치를 갖는 최소한 하나의 출력 래치, 데이타 전송 래치, 및 데이타 출력 래치를 구비한 집적 회로를 특성 평가 또는 테스트하는 방법에 있어서, 상기 방법이 데이타 전송 종속 래치의 출력을 제공하여 예측가능한 패턴을 다중 입력 시그너츄어 레지스터에게 제공함으로써, 페일 신호 전파 없이 테스트 또는 특성 평가를 이루는 집적 회로를 특성 평가 또는 테스트하는 방법.
  17. 제16항에 있어서, 스캔가능한 출력 래치가 데이타 출력 참(TRUE) 및 보수(COMPLEMENT) 래치를 더 포함하는 집적회로를 특성 평가 또는 테스트하는 방법.
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