KR100219121B1 - Thin-film transistor and its manufacturing method of liquid crystal display device - Google Patents
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Abstract
본 발명은 액정표시장치의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기 게이트전극을 포함하는 상기 절연기판 상에 형성된 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되게 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측 소정부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제2 비정질실리콘층 및 절연막의 소정 부분 상에 상기 제2 비정질실리콘층과 오믹 접촉을 이루도록 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층과 소오스 및 드레인전극 상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트전극과 동일한 방향으로 상기 드레인전극의 폭보다 길게 형성되어 상기 드레인전극과 절연막의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함한다. 따라서, 드레인전극 일측의 보이드에 채워진 식각용액에 의해 상부의 화소전극이 식각되더라도 식각 용액이 채워지지 않은 드레인전극 타측 상부의 화소전극이 식각되지 않으므로 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor of a liquid crystal display device and a method of manufacturing the same, comprising an insulating substrate, a gate electrode formed on a predetermined portion on the insulating substrate, an insulating film formed on the insulating substrate including the gate electrode, and the insulating film. A first amorphous silicon layer formed to overlap with the gate electrode on the second electrode, a second amorphous silicon layer doped with a high concentration of impurities formed on both sides of the first amorphous silicon layer, and the second amorphous silicon layer and the insulating film A gate and a drain electrode formed on the predetermined portion in ohmic contact with the second amorphous silicon layer, a passivation layer formed on the insulating film, the first amorphous silicon layer and the source and drain electrodes, and a predetermined portion of the passivation layer The drain electrode is formed longer than the width of the drain electrode in the same direction as the electrode And a contact hole exposing a predetermined portion of the insulating film, comprises a pixel electrode electrically connected to the drain electrode through the contact hole on the passivation layer. Therefore, even if the upper pixel electrode is etched by the etching solution filled in the void of one side of the drain electrode, the upper part of the drain electrode which is not filled with the etching solution is not etched, and thus the drain electrode and the pixel electrode are prevented from being electrically separated. Can be.
Description
제1도는 종래의 액정표시장치의 박막트랜지스터의 평면도.1 is a plan view of a thin film transistor of a conventional liquid crystal display.
제2도는 제1도를 I-I 선으로 절단한 단면도.2 is a cross-sectional view taken along the line I-I of FIG.
제3a도 내지 3d도는 제2도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.3A to 3D are manufacturing process diagrams of the thin film transistor of the liquid crystal display shown in FIG.
제4도는 본 발명의 일 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도.4 is a plan view of a thin film transistor of a liquid crystal display according to an exemplary embodiment of the present invention.
제5도는 제4도를 II-II 선으로 절단한 단면도.5 is a cross-sectional view taken along the line II-II of FIG.
제6a도 내지 6d도는 제5도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.6A to 6D are manufacturing process diagrams of the thin film transistor of the liquid crystal display shown in FIG.
제7도는 본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도.7 is a plan view of a thin film transistor of a liquid crystal display according to another exemplary embodiment of the present invention.
제8도는 제7도를 III-III 선으로 절단한 단면도.8 is a cross-sectional view taken along the line III-III of FIG. 7.
제9a도 내지 9d도는 제8도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.9A to 9D are manufacturing process diagrams of the thin film transistor of the liquid crystal display shown in FIG.
제10도는 본 발명의 또 다른 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도.10 is a plan view of a thin film transistor of a liquid crystal display according to another exemplary embodiment of the present invention.
제11도는 제10도를 Ⅳ-Ⅳ 선으로 절단한 단면도.11 is a cross-sectional view taken along the line IV-IV of FIG.
제12a도 내지 12d도는 제11도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도.12A to 12D are manufacturing process diagrams of the thin film transistor of the liquid crystal display shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31 : 게이트 버스라인 33 : 데이타 버스라인31: gate bus line 33: data bus line
41 : 절연기판 43 : 게이트전극41: insulating substrate 43: gate electrode
44 : 식각방지층 45 : 절연막44: etching prevention layer 45: insulating film
47 : 제1 비정질실리콘층 49 : 제2 비정질실리콘층47: first amorphous silicon layer 49: second amorphous silicon layer
51,53 : 소오스 및 드레인전극51,53: source and drain electrodes
55 : 패시베이션층 57 : 보이드55: passivation layer 57: void
59 : 콘택홀 61 : 화소전극59 contact hole 61 pixel electrode
본 발명은 엑티브 매트릭스 액정표시장치(AMLCD : ActiveMetrix Liquid Crystal Display)의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 투명전극이 트랜지스터와 접촉되는 부분과 화소 부분으로 전기적으로 분리되는 것을 방지할 수 있는 액정표시장치의 박막트랜지스터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor of an active matrix liquid crystal display (AMLCD) and a method of manufacturing the same. In particular, the transparent electrode can be prevented from being electrically separated into a portion and a pixel portion in contact with a transistor. A thin film transistor of a liquid crystal display device and a manufacturing method thereof.
엑티브 매트릭스 액정표시장치의 매트릭스 어레이는 박막 트랜지스터와 같은 스위칭 소자와, 이에 전기적으로 연결되어 있으며 빛을 투과하거나 반사하는 화소(pixel)전극를 기본단위로 하는 화소가 종횡으로 배열된 구조를 가진다. 이러한 화소를 서로 연결하기 위해 복수 개의 게이트 버스라인 및 복수 개의 데이타 버스라인과, 이 각각의 게이트 버스라인과 각각의 데이타 버스라인의 끝단에 형성된 복수개의 패드 등이 포함된 구조이다.The matrix array of the active matrix liquid crystal display device has a structure in which vertically and horizontally arranged switching elements such as thin film transistors, and pixels which are electrically connected thereto and which are based on pixel electrodes that transmit or reflect light. In order to connect the pixels to each other, a plurality of gate bus lines and a plurality of data bus lines, a plurality of pads formed at the end of each gate bus line and each data bus line, and the like are included.
제1도는 종래의 액정표시장치의 박막트랜지스터의 평면도이다.1 is a plan view of a thin film transistor of a conventional liquid crystal display.
종래의 액정표시장치의 박막트랜지스터는 게이트 버스라인(1)과 데이타 버스라인(2)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(1)으로 부터 게이트전극(13)이 돌출되게 형성되며, 게이트전극(13)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(17)이 형성된다. 또한, 데이타 버스라인(2)으로 부터 돌출되어 상기 게이트전극(13) 및 제1 비정질실리콘층(17)의 일측과 중첩되게 소오스전극(21)이 형성되며, 상기 소오스전극(21)에 대응되며 게이트전극(13) 및 제1 비정질실리콘층(17)의 타측과 중첩되게 드레인전극(23)이 형성된다. 그리고, 콘택홀(28)을 통해 드레인전극(23)과 전기적으로 연결된 화소전극(29)이 형성된다.In the thin film transistor of the conventional LCD, the gate bus line 1 and the data bus line 2 cross each other. The first amorphous silicon layer 17 is formed so that the gate electrode 13 protrudes from the gate bus line 1 and is not doped with an impurity of an island overlapping the gate electrode 13. Is formed. In addition, a source electrode 21 is formed to protrude from the data bus line 2 so as to overlap one side of the gate electrode 13 and the first amorphous silicon layer 17, and correspond to the source electrode 21. The drain electrode 23 is formed to overlap the other side of the gate electrode 13 and the first amorphous silicon layer 17. The pixel electrode 29 electrically connected to the drain electrode 23 is formed through the contact hole 28.
제2도는 제1도를 I-I 선으로 절단한 단면도이다.2 is a cross-sectional view taken along line I-I of FIG.
종래 기술에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 투명한 절연기판(11) 상에 양극 산화가 가능한 도전성금속으로 게이트 버스라인의 돌기부인 게이트전극(13)이 형성된다. 그리고, 게이트전극(13)을 포함하는 절연기판(11) 상에 절연막(15)이 형성되고, 이 절연막(15) 상에 채널로 이용되는 불순물이 도핑되지 않은 제1 비정질실리콘층(17)이 게이트전극(13)과 중첩되게 형성된다. 또한, 제1 비정질실리콘층(13) 상의 양측에 소정 거리 이격되어 불순물이 도핑된 제2 비정질실리콘층(19)이 형성되며, 이 제2 비정질실리콘층(19) 상에 도전성금속으로 이루어져 절연막(15)으로 연장되는 소오스 및 드레인전극(21)(23)이 형성된다. 상기에서 제2 비정질실리콘층(19)은 불순물이 고농도로 도핑되어 제1 비정질실리콘층(17)과 소오스 및 드레인전극(21)(23)을 오믹 접촉(ohmic contact)시킨다. 또한, 절연막(15)은 소오스 및 드레인전극(21)(23) 주변의 하부가 언더 컷(under cut)되게 소정 두께 식각된다. 그리고, 상술한 구조의 전 표면에 패시베이션(Passivation)층(25)이 형성되며, 이 패시베이션층(25)에 형성시킨 콘택홀(28)을 통하여 드레인전극(23)과 전기적으로 연결된 투명한 도전성물질로 이루어진 화소전극(29)이 형성된다. 상기에서 소오스 및 드레인전극(21)(23) 주변의 하부의 언더컷된 부분은 패시베이션층(25)에 의해 보이드(void:27)가 형성된다.The thin film transistor of the active matrix liquid crystal display according to the related art is formed of a conductive metal capable of anodizing on the transparent insulating substrate 11, and the gate electrode 13, which is a protrusion of the gate bus line, is formed. An insulating film 15 is formed on the insulating substrate 11 including the gate electrode 13, and the first amorphous silicon layer 17 without doping impurities used as a channel on the insulating film 15 is formed. It is formed to overlap the gate electrode 13. In addition, a second amorphous silicon layer 19 doped with impurities and spaced apart from each other on the first amorphous silicon layer 13 by a predetermined distance is formed on the second amorphous silicon layer 19. Source and drain electrodes 21 and 23 extending to 15 are formed. The second amorphous silicon layer 19 is doped with a high concentration of impurities to make ohmic contact between the first amorphous silicon layer 17 and the source and drain electrodes 21 and 23. In addition, the insulating layer 15 is etched to a predetermined thickness so that the lower portions around the source and drain electrodes 21 and 23 are under cut. The passivation layer 25 is formed on the entire surface of the above-described structure, and is formed of a transparent conductive material electrically connected to the drain electrode 23 through the contact hole 28 formed in the passivation layer 25. A pixel electrode 29 is formed. In the lower portion of the undercut around the source and drain electrodes 21 and 23, a void 27 is formed by the passivation layer 25.
제3a도 내지 3d도는 제2도에 도시된 액정표시장치의 박막트랜지스터의 제조공정도이다.3A to 3D are manufacturing process diagrams of the thin film transistor of the liquid crystal display shown in FIG.
제3a도를 참조하면, 투명한 절연기판(11)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti),티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 증착하고 통상의 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트전극(13)을 형성한다.Referring to FIG. 3A, aluminum (Al), aluminum alloy, molybdenum (Mo), molybdenum alloy, titanium (Ti), titanium alloy, tantalum (Ta), tartalum alloy, and cobalt Anodized metal such as Co) or cobalt alloy is deposited by sputtering, and patterned by conventional photolithography to form a gate electrode 13.
제3b도를 참조하면, 게이트전극(13) 및 절연기판(11)의 표면에 실리콘산화물(SiO2) 또는 실리콘질화물(Si3N4)을 단층 또는 이중층으로 증착하여 절연막(15)을 형성한다. 그리고, 절연막(15) 상에 불순물이 도핑되지 않은 제1 비정질실리콘층(17)과 불순물이 고농도로 도핑된 제2 비정질실리콘층(19)을 순차적으로 형성한다. 그리고, 제1 비정질실리콘층(17)과 제 2 비정질실리콘층(19)을 게이트전극(13)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(15)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다.Referring to FIG. 3B, an insulating film 15 is formed by depositing silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ) in a single layer or a double layer on the surfaces of the gate electrode 13 and the insulating substrate 11. . Then, the first amorphous silicon layer 17 which is not doped with impurities and the second amorphous silicon layer 19 which is heavily doped with impurities are sequentially formed on the insulating layer 15. Then, the first amorphous silicon layer 17 and the second amorphous silicon layer 19 are patterned by a photolithography method so that only the overlapping portions corresponding to the gate electrodes 13 remain and the remaining portions are exposed. .
제3c도를 참고하면, 제2 비정질실리콘층(19) 및 절연막(15) 상에 알루미늄 등의 도전성금속을 적층한 후 이 도전성금속을 절연막(15) 및 제2 비정질실리콘층(19)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(21)(23)을 형성한다. 그리고, 소오스 및 드레인전극(21)(23)을 마스크로 이용하여 제1 비정질실리콘층(17)이 노출되도록 제2비정질실리콘층(19)을 제거한다. 이 때, 제1 비정질실리콘층(17) 상에 제2 비정질실리콘층(19)의 잔유물이 남지않도록 과도 식각(over etching)한다. 상기 과도 식각시 절연막(15)도 소오스 및 드레인전극(21)(23) 주변의 하부가 언더 컷(under cut)되게 소정 두께 식각된다.Referring to FIG. 3C, after the conductive metal such as aluminum is laminated on the second amorphous silicon layer 19 and the insulating film 15, the conductive metal is exposed to the insulating film 15 and the second amorphous silicon layer 19. The source and drain electrodes 21 and 23 are formed by patterning the photolithography method as much as possible. The second amorphous silicon layer 19 is removed to expose the first amorphous silicon layer 17 using the source and drain electrodes 21 and 23 as a mask. At this time, over etching is performed so that the residue of the second amorphous silicon layer 19 does not remain on the first amorphous silicon layer 17. During the excessive etching, the insulating layer 15 is also etched to a predetermined thickness so that the lower portions around the source and drain electrodes 21 and 23 are under cut.
제3d도를 참조하면, 상술한 구조의 전 표면에 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 방법으로 실리콘산화막 또는 실리콘질화막을 증착하여 패시베이션층(25)을 형성한다.이 때, 소오스 및 드레인전극(21)(23) 주변 하부의 언더 컷된 부분에 패시베이션층(25)을 형성하는 실리콘산화막 또는 실리콘질화막이 증착되지 않아 보이드(27)가 형성된다. 또한, 패시베이션층(25)은 보이드(27)에 의해 절연막(15)의 상부와 소오스 및 드레인전극(21)(23)의 상부 및 측면에서 분리되어 증착되다 이 후에 계면을 이루도록 합쳐져 증착된다.Referring to FIG. 3D, the passivation layer 25 is formed by depositing a silicon oxide film or a silicon nitride film on the entire surface of the above-described structure by chemical vapor deposition (hereinafter referred to as CVD). The voids 27 are formed because the silicon oxide film or the silicon nitride film forming the passivation layer 25 is not deposited on the undercut portions under the periphery of the source and drain electrodes 21 and 23. In addition, the passivation layer 25 is deposited separately from the upper and side surfaces of the insulating film 15 and the source and drain electrodes 21 and 23 by the voids 27, and is then combined to form an interface.
그 다음, 드레인전극(23)의 일부 부분이 노출되도록 패시베이션층(25)을 제거하여 콘택홀(28)을 형성한다. 그 다음, 패시베이션층(25) 상에 상기 콘택홀(28)을 통해 드레인전극(23)과 전기적으로 연결되도록 투명도전물질을 적층한다. 그리고, 투명도전물질을 습식식각을 포함하는 포토리쏘그래피 방법에 의해 패터닝하여 화소전극(29)을 형성한다.Next, the passivation layer 25 is removed to expose a portion of the drain electrode 23 to form the contact hole 28. Next, a transparent conductive material is stacked on the passivation layer 25 to be electrically connected to the drain electrode 23 through the contact hole 28. The transparent conductive material is patterned by a photolithography method including wet etching to form the pixel electrode 29.
상술한 종래의 액정표시장치의 박막트랜지스터는 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층을 제거할 때 절연막도 소오스 및 드레인전극 하부로 언더 컷되는 데, 이 후에 패시베이션층을 형성하면 절연막의 상부와 소오스 및 드레인전극의 상부 및 측면에 분리되다가 이 후에 합쳐져 증착된다. 그러므로, 언더 컷된 부분에 보이드가 형성된다.In the above-described thin film transistor of the liquid crystal display device, when the second amorphous silicon layer is removed using the source and drain electrodes as a mask, the insulating film is also undercut under the source and drain electrodes. The top and side of the source and the drain and top of the side of the electrode are separated and then deposited together. Therefore, voids are formed in the undercut portion.
상기와 같은 보이드는 드레인전극의 일측 끝에 형성된 것이 화소전극을 패터닝할 때 노출되어 모세관 현상에 의해 식각 용액이 채워지게 되며, 이 식각 용액은 패시베이션층의 계면을 통해 표면으로 흐르게 되어 화소전극을 식각하므로 드레인전극과 화소전극을 전기적으로 분리하는 문제점이 있었다.The voids are exposed at the one end of the drain electrode when the pixel electrode is patterned, so that the etching solution is filled by the capillary phenomenon, and the etching solution flows to the surface through the interface of the passivation layer to etch the pixel electrode. There is a problem of electrically separating the drain electrode and the pixel electrode.
따라서, 본 발명의 목적은 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있는 액정표시장치의 박막트랜지스터를 제공함에 있다.Accordingly, an object of the present invention is to provide a thin film transistor of a liquid crystal display device which can prevent the drain electrode and the pixel electrode from being electrically separated.
본 발명의 다른 목걱은 보이드에 채워진 식각 용액에 의해 화소전극이 식각되는 것을 억제하여 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있는 액정표시장치의 박막트랜지스터의 제조방법을 제공함에 있다.Another aspect of the present invention provides a method of manufacturing a thin film transistor of a liquid crystal display device which can prevent the pixel electrode from being etched by the etching solution filled in the void to prevent the drain electrode and the pixel electrode from being electrically separated.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터는 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성된 게이트전극과, 상기 게이트전극을 포함하는 상기 절연기판 상에 형성된 절연막과, 상기 절연막 상에 상기 게이트전극과 중첩되게 형성된 제1 비정질실리콘층과, 상기 제1 비정질실리콘층 상의 양측소정 부분에 형성된 불순물이 고농도로 도핑된 제2 비정질실리콘층과, 상기 제2 비정질실리콘층 및 절연막의 소정 부분 상에 상기 제2 비정질실리콘층과 오믹 접촉을 이루도록 형성된 소오스 및 드레인전극과, 상기 절연막, 제1 비정질실리콘층과 소오스 및 드레인전극상에 형성된 패시베이션층과, 상기 패시베이션층의 소정 부분을 게이트전극과 동일한 방향으로 상기 드레인전극의 폭 보다 길게 형성되어 상기 드레인전극과 절연막의 소정 부분을 노출시키는 콘택홀과, 상기 패시베이션층 상에 상기 콘택홀을 통해 드레인전극과 전기적으로 연결되는 화소전극을 포함한다.The thin film transistor of the liquid crystal display according to the present invention for achieving the above object is a transparent insulating substrate, a gate electrode formed on a predetermined portion on the insulating substrate, an insulating film formed on the insulating substrate including the gate electrode, and A first amorphous silicon layer formed on the insulating film to overlap the gate electrode, a second amorphous silicon layer doped with impurities at a high concentration on both sides of the first amorphous silicon layer, and the second amorphous silicon layer and the insulating film A source and a drain electrode formed on the predetermined portion of the second amorphous silicon layer in ohmic contact, a passivation layer formed on the insulating layer, the first amorphous silicon layer and the source and drain electrode, and a predetermined portion of the passivation layer The drain is formed longer than the width of the drain electrode in the same direction as the gate electrode It includes a contact hole and a pixel electrode electrically connected to the drain electrode through the contact hole on the passivation layer to expose a predetermined portion of the electrode and the insulating film.
상기 다른 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 박막트랜지스터의 제조방법은 투명한 절연기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 및 게이트전극 상에 절연막을 형성하는 공정과, 상기 절연막 상의 상기 게이트전극과 대응하는 소정 부분에 제1 비정질실리콘층과 제2 비정질실리콘층을 형성하는 공정과, 상기 제2 비정질실리콘층의 소정 부분 및 절연막상에 소오스 및 드레인전극을 형성하고 상기 소오스 및 드레인전극을 마스크로 이용하여 제2 비정질실리콘층의 노출된 부분을 제거하는 공정과, 상기 절연막 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 게이트전극과 동일한 방향으로 패시베이션층을 드레인전극의 폭 보다 크게 제거하여 상기 드레인전극의 소정 부분과 상기 드레인전극의 양쪽 끝 부분과 인접하는 절연막의 소정 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀에 의해 상기 소오스 또는 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor of a liquid crystal display device, the method including forming a gate electrode on a predetermined portion on a transparent insulating substrate, and forming an insulating layer on the insulating substrate and the gate electrode. Forming a first amorphous silicon layer and a second amorphous silicon layer on a predetermined portion corresponding to the gate electrode on the insulating layer, and forming a source and a drain electrode on the predetermined portion and the insulating layer of the second amorphous silicon layer, Removing the exposed portion of the second amorphous silicon layer using the source and drain electrodes as a mask, forming a passivation layer on the insulating film to cover the source and drain electrodes, and the same as the gate electrode A portion of the drain electrode is removed by removing the passivation layer in a direction larger than the width of the drain electrode. And forming a contact hole exposing a predetermined portion of the insulating film adjacent to both ends of the drain electrode and the drain electrode, and forming a pixel electrode electrically connected to the source or drain electrode by the contact hole. .
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 4 도는 본 발명의 일 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도이다.4 is a plan view of a thin film transistor of a liquid crystal display according to an exemplary embodiment of the present invention.
본 발명의 일실시예에 따른 액정표시장치의 박막트랜지스터는 게이트 버스라인(31)과 데이타 버스라인(33)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(31)으로 부터 게이트전극(43)이 돌출되게 헝성되며, 게이트전극(43)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(47)이 형성된다. 또한, 데이타 버스라인(33)으로 부터 돌출되며 타측의 소정 부분이 상기 게이트전극(43) 및 제1 비정질실리콘층(47)의 일측과 중첩되는 소오스전극(51)이 형성되며, 상기 소오스전극(51)에 대응되며 일측의 소정 부분이 게이트전극(43) 및 제1 비정질실리콘층(47)의 타측과 중첩되는 드레 인전극(53)이 형성된다. 그리고, 콘택홀(59)이 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연막(45)이 노출되게 길게 형성된다. 또한, 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되며 화소부분을 덮는 화소전극(61)이 형성된다.In the thin film transistor of the liquid crystal display according to the exemplary embodiment of the present invention, the gate bus line 31 and the data bus line 33 cross each other. The first amorphous silicon layer 47 is formed so that the gate electrode 43 protrudes from the gate bus line 31 and is not doped with an island-like impurity overlapping the gate electrode 43. Is formed. In addition, a source electrode 51 protruding from the data bus line 33 and a predetermined portion of the other side overlaps with one side of the gate electrode 43 and the first amorphous silicon layer 47 is formed, and the source electrode ( The drain electrode 53 corresponding to 51 and having a predetermined portion on one side overlaps the other side of the gate electrode 43 and the first amorphous silicon layer 47 is formed. The contact hole 59 is formed long to expose the insulating layer 45 adjacent to both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43. In addition, a pixel electrode 61 electrically connected to the drain electrode 53 and covering the pixel portion is formed through the contact hole 59.
제5도는 제4도를 II-II 선으로 절단한 단면도이다.FIG. 5 is a cross-sectional view taken along the line II-II of FIG. 4.
본 발명의 일 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 투명한 절연기판(41) 상의 소정 부분에 게이트전극(43)이 알루미늄(Al), 알루미늄합금, 몰리브덴(Mo), 몰리브덴합금, 티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트합금 등의 양극산화되는 금속이 2000 ∼ 3000Å 정도의 두께로 형성된다. 그리고, 게이트전극(43)을 포함하는 절연기판(4l) 상에 실리콘산화물(Si02) 또는 실리콘질화물(Si3N4) 등이 3000 ∼ 4000Å 정도의 두께로 증착되어 절연막(45)이 형성된다. 절연막(45) 상에 게이트전극(43)과 중첩되게 제1 비정질실리콘층(47)이 1500 ∼ 2000Å 정도의 두께로 형성된다. 상기 제1 비정질실리콘층(47)은 채널로 이용되는 것으로 불순물이 도핑되지 않는다.In the thin film transistor of the active matrix liquid crystal display according to the exemplary embodiment of the present invention, the gate electrode 43 may be formed of aluminum (Al), aluminum alloy, molybdenum (Mo), molybdenum alloy, and titanium on a predetermined portion of the transparent insulating substrate 41. Anodized metals such as (Ti), titanium alloys, tantalum (Ta), tartalum alloys, cobalt (Co) or cobalt alloys are formed to a thickness of about 2000 to 3000 kPa. Then, silicon oxide (Si0 2 ), silicon nitride (Si 3 N 4 ), or the like is deposited on the insulating substrate 4l including the gate electrode 43 to a thickness of about 3000 to 4000 GPa to form an insulating film 45. . The first amorphous silicon layer 47 is formed on the insulating film 45 so as to overlap the gate electrode 43 with a thickness of about 1500 to 2000 GPa. The first amorphous silicon layer 47 is used as a channel and is not doped with impurities.
제1 비정질실리콘층(47) 상의 양측에 불순물이 도핑된 제2비정질실리콘층(49)이 500 ∼ 1000Å 정도의 두께로 형성되며, 이 제2 비정질실리콘층(49)과 절연막(45) 상에 알루미늄 또는 크롬(Cr) 등의 금속이 2000 ∼ 3000Å 정도의 두께로 증착되어 소오스 및 드레인 전극(51)(53)이 형성된다. 상기에서 제 2 비정질실리콘층(49)은 인(P) 등의 N형 불순물, 또는, 보론(B) 등의 P형 불순물이 고농도로 도핑되어 제1 비정질실리콘층(47)과 소오스 및 드레인전극(51)(53)을 오믹 접촉시킨다. 또한, 소오스 및 드레인전극(51)(53) 주변의 절연막(45)이 언더 컷되게 소정 두께 식각된다.A second amorphous silicon layer 49 doped with impurities on both sides of the first amorphous silicon layer 47 is formed to have a thickness of about 500 to 1000 GPa, and on the second amorphous silicon layer 49 and the insulating film 45. Metals, such as aluminum or chromium (Cr), are deposited to a thickness of about 2000 to 3000 kPa to form source and drain electrodes 51 and 53. The second amorphous silicon layer 49 is doped with N-type impurities such as phosphorus (P) or P-type impurities such as boron (B) at a high concentration, so that the first amorphous silicon layer 47 and the source and drain electrodes are (51) 53 are brought into ohmic contact. In addition, a predetermined thickness is etched to undercut the insulating film 45 around the source and drain electrodes 51 and 53.
그리고, 상술한 구조의 전 표면에 패시베이션층(55)이 실리콘산화물(Si02) 또는 실리콘질화물(Si3N4) 등이 3000 ∼ 4000Å 정도의 두께로 증착되어 형성되며, 이에 의해, 소오스 및 드레인전극(51)(53) 주변의 절연막(45)이 언더 컷된 부분에 보이드가 형성된다. 상기 패시베이션층(55)에 게이트전극(43)과 동일한 방향으로 드레인 전극(53)의 폭의 양 끝과 인접하는 절연막(45)의 소정 부분을 노출시키는 콘택홀(59)이 길게 형성된다. 상기 콘택홀(59)에 의해 소오스 및 드레인전극(51)(53) 주변에 형성된 보이드(57)가 연결되지 않고 끊어지게 된다. 그리고, 게이트전극(43) 및 소오스전극(51)과 중첩되기 않는 패시베이션층(55) 상에 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결된 화소전극(61)이 형성된다. 상기 화소전극(61)은 ITO(Indum Tin Oxide) 또는 주석산화막(SnO2) 등의 투명한 도전물질이 300 ∼ 800Å 정도의 두께로 증착되어 형성된다.The passivation layer 55 is formed on the entire surface of the above-described structure by depositing silicon oxide (Si0 2 ), silicon nitride (Si 3 N 4 ), or the like at a thickness of about 3000 to 4000 kV. A void is formed in a portion where the insulating film 45 around the electrodes 51 and 53 is undercut. A contact hole 59 is formed in the passivation layer 55 to expose a predetermined portion of the insulating layer 45 adjacent to both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43. The contact hole 59 causes the voids 57 formed around the source and drain electrodes 51 and 53 to be disconnected without being connected. The pixel electrode 61 is electrically connected to the drain electrode 53 through the contact hole 59 on the passivation layer 55 that does not overlap the gate electrode 43 and the source electrode 51. The pixel electrode 61 is formed by depositing a transparent conductive material such as ITO (Indum Tin Oxide) or tin oxide film (SnO 2 ) to a thickness of about 300 to 800 kW.
제6a도 내지 6d도는 제5도에 도시된 액정표시장치의 박막트랜지스터의 제고공정도이다.6A to 6D are diagrams illustrating a manufacturing process of the thin film transistor of the liquid crystal display shown in FIG.
제6a도를 참조하면, 유리 등의 투명한 절연기판(11)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 2000 ∼ 3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(43)을 형성한다.Referring to FIG. 6A, aluminum (Al), aluminum alloy, molybdenum (Mo), molybdenum alloy, titanium (Ti), titanium alloy, tantalum (Ta), and tartalum alloy on a transparent insulating substrate 11 such as glass And anodized metal, such as cobalt (Co) or cobalt alloy, are deposited to a thickness of about 2000 to 3000 kPa by a sputtering method and patterned by a conventional photolithography method to form a gate electrode 43.
제6b도를 참조하면, 게이트전극(43) 및 절연기판(41)의 표면에 실리콘산화막 또는 실리콘질화막을 단층 또는 이중층으로 CVD방법으로 3000 ∼ 4000Å 정도의 두께로 증착하여 절연막(45)을 형성한다. 그리고, 절연막(45) 상에 CVD방법으로 불순물이 도핑되지 않은 제1 비정질실리콘층(47)과 인(P) 등의 N형 불순물이나 보론(B)등의 P형 불순물이 고농도로 도핑된 제2 비정질실리콘층(49)을 순차적으로 형성한다. 상기에서 제1 비정질실리콘층(47)은 채널로 이용되는 것은 1500 ∼ 2000Å 정도의 두께로 형성되며, 제2 비정질실리콘층(49)은 오믹 접촉층으로 이용되는 것으로 500 ∼ 1000Å 정도의 두께로- 형성된다. 그리고, 제1 비정질실리콘층(47)과 제2 비정질실리콘층(49)을 게이트전극(43)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(45)이 노출되도록 포토리쏘그래피 방법으로제거한다.Referring to FIG. 6B, an insulating film 45 is formed by depositing a silicon oxide film or a silicon nitride film on the surfaces of the gate electrode 43 and the insulating substrate 41 in a single layer or a double layer in a thickness of about 3000 to 4000 kPa by the CVD method. . Then, the first amorphous silicon layer 47 which is not doped with impurities by the CVD method and the N-type impurity such as phosphorus (P) or the P-type impurity such as boron (B) are heavily doped on the insulating film 45. 2 Amorphous silicon layer 49 is formed sequentially. In the above, the first amorphous silicon layer 47 is formed as a channel having a thickness of about 1500 to 2000 GPa, and the second amorphous silicon layer 49 is used as an ohmic contact layer, having a thickness of about 500 to 1000 GPa- Is formed. Then, the first amorphous silicon layer 47 and the second amorphous silicon layer 49 are removed by photolithography so that only the portion overlapping with the gate electrode 43 is left and the remaining portion is exposed. .
제6c도를 참고하면, 제2 비정질실리콘층(49) 및 절연막(45) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속을 2000 ∼ 3000Å 정도의 두께로 증착한 후, 이 도전성금속을 소정 부분의 절연막(45) 및 제2 비정질실리콘층(49)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 그리고, 소오스 및 드레인전극(51)(53)을 마스크로 이용하여 제1 비정질실리콘층(47)이 노출되도록 제2 비정질실리콘층(49)을 제거한다. 이 때, 제1 비정질실리콘층(47) 상에 제2 비정질실리콘층(49)의 잔유물이 남는 것을 방지하기 위해 제1 비정질실리콘층(47)도 200 ∼ 300Å 정도의 두께가 제거되도록 과도 식각(over etching)한다. 상기 제2비정질실리콘층(49) 식각시 절연막(45)도 식각되어 소오스 및 드레인 전극(51)(53) 주변의 하부가 소정 부분 노출되게 언더 컷된다.Referring to FIG. 6C, after depositing a conductive metal such as aluminum or chromium (Cr) on the second amorphous silicon layer 49 and the insulating film 45 to a thickness of about 2000 to 3000 kPa, the conductive metal is deposited in a predetermined portion. The source and drain electrodes 51 and 53 are formed by photolithography so as to expose the insulating film 45 and the second amorphous silicon layer 49. The second amorphous silicon layer 49 is removed so that the first amorphous silicon layer 47 is exposed using the source and drain electrodes 51 and 53 as a mask. At this time, in order to prevent the residue of the second amorphous silicon layer 49 from remaining on the first amorphous silicon layer 47, the first amorphous silicon layer 47 is also excessively etched so that the thickness of about 200 to 300 kPa is removed. over etching). When the second amorphous silicon layer 49 is etched, the insulating layer 45 is also etched to undercut the exposed portions of the lower portions around the source and drain electrodes 51 and 53.
제6d도를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막을 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(55)을 형성한다. 이 때, 소오스 및 드레인전극(51)(53) 주변 하부의 언더 컷된 부분에 실리콘산화막 또는 실리콘 질화막이 증착되기 않아 보이드(57)가 형성된다. 또한, 패시베이션층(55)은 보이드(57)에 의해 절연막(45)의 상부와 소오스 및 드레인전극(51)(53)의 상부 및 측면에서 분리되어 증착되다 이 후에 계면을 이루도록 합쳐져 증착된다. 그 다음, 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연막(45)의 소정 부분이 노출되도록 패시베이션층(55)을 제거하여 콘택홀(59)을 길게 형성한다. 이 때, 상기 콘택홀(59)에 의해 소오스 및 드레인전극(51)(53) 주변에 형성된 보이드(57)가 연결되지 않고 끊어지게 된다.Referring to FIG. 6D, the passivation layer 55 is formed by depositing a silicon oxide film or a silicon nitride film on the entire surface of the above-described structure by a CVD method to a thickness of about 3000 to 4000 kPa. At this time, the silicon oxide film or the silicon nitride film is not deposited on the undercut portions under the periphery of the source and drain electrodes 51 and 53, thereby forming the voids 57. In addition, the passivation layer 55 is separated and deposited on the upper and side surfaces of the insulating film 45 and the source and drain electrodes 51 and 53 by the voids 57, and is then combined to form an interface. Next, the passivation layer 55 is removed to expose the predetermined portion of the insulating film 45 adjacent to both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43, thereby making the contact hole 59 longer. Form. At this time, the void 57 formed around the source and drain electrodes 51 and 53 is disconnected by the contact hole 59 without being connected.
그 다음, 패시베이션층(55) 상에 상기 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300 ∼ 800Å 정도의 두께로 증착한 후 습식식각을 포함하는 포토리쏘그래피 방법에 의해 드레인전극(53) 일측의 소정 부분이 노출되게 패터닝하여 화소전극(61)을 형성한다. 이 때, 화소전극(51)은 콘택홀(59) 내에서 드레인전극(53)뿐만 아니라 절연막(45) 상에도 형성되어 보이드(57)의 입구를 막게된다. 그러므로, 보이드(57)는 드레인전극(53) 일측의 노출된 입구를 통해 홀러 들어오는 식각 용액이 보이드(57)의 타측으로 흐르는 것을 방지한다. 따라서, 화소전극(61)은 식각 용액이 채워진 보이드(57)의 일측 상에서 식각되어도 식각 용액이 채워지지 않는 타측 상에서 식각되지 않게 되므로 드레인전극(53)과 전기적으로 분리되지 않게 된다.Next, a transparent conductive material such as ITO or tin oxide film (SnO 2 ) is formed on the passivation layer 55 by sputtering so as to be electrically connected to the drain electrode 53 through the contact hole 59. The pixel electrode 61 is formed by patterning a predetermined portion of one side of the drain electrode 53 to be exposed by a photolithography method including a wet etching after deposition to a thickness of. In this case, the pixel electrode 51 is formed on the insulating layer 45 as well as the drain electrode 53 in the contact hole 59 to block the entrance of the void 57. Therefore, the voids 57 prevent the etching solution coming in through the exposed inlet on one side of the drain electrode 53 from flowing to the other side of the voids 57. Therefore, even if the pixel electrode 61 is etched on one side of the void 57 filled with the etching solution, the pixel electrode 61 is not etched on the other side where the etching solution is not filled, so that the pixel electrode 61 is not electrically separated from the drain electrode 53.
제 7 도는 본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터의 평면도이다.7 is a plan view of a thin film transistor of a liquid crystal display according to another exemplary embodiment of the present invention.
본 발명의 다른 실시예에 따른 액정표시장치의 박막트랜지스터 게이트 버스라인(31)과 데이타 버스라인(33)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(31)으로 부터 게이트전극(43)이 돌출되게 형성되며, 게이트전극(43)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(47)이 형성된다. 또한, 데이타 버스라인(33)으로 부터 돌출되며 타측의 소정 부분이 상기 게이트 전극(43) 및 제1 비정질실리콘층(47)의 일측과 중첩되는 소오스전극(51)이 형성되며, 상기 소오스전극(51)에 대응되며 일측의 소정 부분이 게이트전극(43) 및 제1 비정질실리콘층(47)의 타측과 중첩되는 드레인전극(53)이 형성된다. 상기 드레인전극(53)은 일측이 절연막(45) 상에 형성되고 타측이 절연기판(41) 상에 형성된다. 그리고, 콘택홀(59)이 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연기판(41)이 노출되게 길게 형성된다. 또한, 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되며 화소부분을 덮는 화소전극(61)이 형성된다.The thin film transistor gate bus line 31 and the data bus line 33 of the liquid crystal display according to another embodiment of the present invention cross each other. In addition, the gate electrode 43 is formed to protrude from the gate bus line 31, and the first amorphous silicon layer 47 which is not doped with an island dopant overlapping the gate electrode 43 is formed. Is formed. In addition, a source electrode 51 protruding from the data bus line 33 and a predetermined portion of the other side overlaps with one side of the gate electrode 43 and the first amorphous silicon layer 47 is formed, and the source electrode ( 51 and a drain electrode 53 having a predetermined portion on one side overlapping the other side of the gate electrode 43 and the first amorphous silicon layer 47 is formed. One side of the drain electrode 53 is formed on the insulating layer 45 and the other side is formed on the insulating substrate 41. The contact hole 59 is formed long to expose the insulating substrate 41 adjacent to both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43. In addition, a pixel electrode 61 electrically connected to the drain electrode 53 and covering the pixel portion is formed through the contact hole 59.
제8도는 제7도를 III-III 선으로 절단한 단면도이다.8 is a cross-sectional view taken along the line III-III of FIG. 7.
본 발명의 다른 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 게 5 도에 도시된 본 발명의 일 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터와 대부분 일치하고 일 부분만 다른 구조이다. 본 발명의 일 실시예와 다른 부분은 드레인전극(53)이 일측은 절연막(45) 상에, 그리고, 타측은 절연기판(41)상에 형성되는 것이다. 이에 의해, 보이드(57)는 절연막(45)과 궁첨되는 드레인전극(53)의 일측 상에만 형성된다. 그리고, 콘택홀(59)은 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연기판(41)의 소정 부분이 노출되게 형성된다.The thin film transistor of the active matrix liquid crystal display according to another exemplary embodiment of the present invention has a structure that is mostly identical to the thin film transistor of the active matrix liquid crystal display according to the exemplary embodiment of the present invention shown in FIG. A part different from an embodiment of the present invention is that the drain electrode 53 is formed on one side on the insulating film 45 and the other side on the insulating substrate 41. As a result, the voids 57 are formed only on one side of the drain electrode 53 contiguous with the insulating film 45. The contact hole 59 is formed to expose a predetermined portion of the insulating substrate 41 adjacent to both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43.
제9a도 내지 9d도는 제8도에 도시된 액정표시장치의 박막트랜지스터의 제고공겅도이다.9A to 9D are diagrams showing the height of the thin film transistor of the liquid crystal display shown in FIG.
제 9 도(A)를 참조하면, 유리 등의 투명한 절연기판(11)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 코발트(Co) 또는 코발트 합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 2000~3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(43)을 형성한다.Referring to FIG. 9A, aluminum (Al), aluminum alloy, molybdenum (Mo), molybdenum alloy, titanium (Ti), titanium alloy, tantalum (Ta), and the like on a transparent insulating substrate 11 such as glass Anodized metal, such as a tartalum alloy, cobalt (Co), or cobalt alloy, is deposited to a thickness of about 2000 to 3000 microns by sputtering, and patterned by a conventional photolithography method to form a gate electrode 43. .
제9b도를 참조하면, 게이트전극(43) 및 절연기판(41)의 표면에 실리콘산화막 또는 실리콘질화막을 단층 또는 이중층으로 CVD방법으로 3000 ∼ 4000Å 정도의 두께로 증착하여 절연막(45)을 형성한다. 그리고, 절연막(45) 및 노출된 절연기판(41) 상에 CVD 방법으로 불순물이 도핑되지 않은 제1 비정질실리콘층(47)과 인(P) 등의 N형 불순물이나 보론(B) 등의 P형 불순물이 고농도로 도핑된 제2 비정질실리콘층(49)을 순차적으로 형성한다. 상기에서 제1 비정질실리콘층(47)은 채널로 이용되는 것으로 1500 ∼ 2000Å 정도의 두께로 형성되며, 제2 비정질실리콘층(49)은 오믹 접촉층으로 이용되는 것으로 500 ∼ 1000Å 정도의 두께로 형성된다. 그리고, 제1 비정질실리콘층(47)과 제2 비정질실리콘층(49)을 게이트전극(43)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(45) 및 절연기판(41)이 노출되도록 포토리쏘그래피 방법으로 제거한다. 그 다음, 상기 절연막(45)의 드레인영역의 소정 부분을 포토리쏘그래피 방법으로 제거하여 절연기판(41)을 노출시킨다.Referring to FIG. 9B, an insulating film 45 is formed by depositing a silicon oxide film or a silicon nitride film on the surfaces of the gate electrode 43 and the insulating substrate 41 in a single layer or a double layer in a thickness of about 3000 to 4000 kPa by the CVD method. . Then, the first amorphous silicon layer 47 which is not doped with impurities by the CVD method on the insulating film 45 and the exposed insulating substrate 41 and N-type impurities such as phosphorus (P), P such as boron (B), and the like. A second amorphous silicon layer 49 doped with a high concentration of type impurities is sequentially formed. In the above, the first amorphous silicon layer 47 is used as a channel and is formed to a thickness of about 1500 to 2000Å, and the second amorphous silicon layer 49 is used as an ohmic contact layer to be formed to a thickness of about 500 to 1000Å. do. Then, the first amorphous silicon layer 47 and the second amorphous silicon layer 49 remain only at overlapping portions corresponding to the gate electrode 43, and the remaining portions are exposed so that the insulating film 45 and the insulating substrate 41 are exposed. Removed by lithographic method. Next, a predetermined portion of the drain region of the insulating film 45 is removed by a photolithography method to expose the insulating substrate 41.
제9c도를 참조하면, 제2 비정질실리콘층(49), 절연막(45) 및 노출된 절연기판(41) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속을 2000 ∼ 3000Å 정도의 두께로 증착한 후, 이 도전성금속을 소정 부분의 절연막(45) 및 제2 비정질실리콘층(49)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 이 때, 드레인전극(53)은 일측이 절연막(45)과 중첩되며 타측이 절연기판(41)과 접촉되되 타측 주변의 절연기판(41)이 소정부분 노출되게 헝성한다. 그리고, 소오스 및 드레인전극(51)(53)을 마스크로 이용하여 제1 비정질실리콘층(47)이 노출되도록 제2 비정질실리콘층(49)을 제거한다. 이 때, 제1 비정질실리콘층(47) 상에 제2 비정질설리콘층(49)의 잔유물이 남는 것을 방지하기 위해 제1비정질실리콘층(47)도 200 ∼ 300Å 정도의 두께가 제거되도록 과도식각(over etching)한다. 상기 제2 비정질실리콘층(49) 식각시 절연막(45)도 식각되어 소오스 및 드레인전극(51)(53) 주변의 하부가 소정 부분 노출되게 언더 컷 된다.Referring to FIG. 9C, a conductive metal such as aluminum or chromium (Cr) is deposited on the second amorphous silicon layer 49, the insulating film 45, and the exposed insulating substrate 41 to a thickness of about 2000 to 3000 kPa. Thereafter, the conductive metal is patterned by photolithography such that the insulating film 45 and the second amorphous silicon layer 49 of a predetermined portion are exposed to form source and drain electrodes 51 and 53. At this time, one side of the drain electrode 53 overlaps the insulating layer 45 and the other side is in contact with the insulating substrate 41, and the insulating substrate 41 around the other side is formed to expose a predetermined portion. The second amorphous silicon layer 49 is removed so that the first amorphous silicon layer 47 is exposed using the source and drain electrodes 51 and 53 as a mask. At this time, in order to prevent the residue of the second amorphous silicon layer 49 from remaining on the first amorphous silicon layer 47, the first amorphous silicon layer 47 is also transiently etched so that the thickness of about 200 to 300 kPa is removed. (over etching). When the second amorphous silicon layer 49 is etched, the insulating layer 45 is also etched to undercut the exposed portions of the lower portions of the source and drain electrodes 51 and 53.
제9d도를 참조하면 상술한 구조의 전 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막을 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(55)을 형성한다. 이 때, 소오스 및 드레인전극(51)(53) 주변 하부의 언더 컷된 부분에 실리콘산화막 또는 실리콘질화막이 증착되지 않아 보이드(57)가 형성된다. 그 다음, 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 절연기판(41)의 소정 부분이 노출되도록 패시베이션층(55)을 제거하여 콘택홀(59)을 길게 형성한다.Referring to FIG. 9D, the passivation layer 55 is formed by depositing a silicon oxide film or a silicon nitride film on the entire surface of the above-described structure by a CVD method to a thickness of about 3000 to 4000 kPa. At this time, the silicon oxide film or the silicon nitride film is not deposited in the undercut portions under the periphery of the source and drain electrodes 51 and 53, thereby forming the voids 57. Next, the passivation layer 55 is removed so that the predetermined portion of the insulating substrate 41 adjacent to both ends of the width of the drain electrode 53 is exposed in the same direction as the gate electrode 43. Form long.
그 다음, 패시베이션층(55) 상에 상기 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300 ∼ 800Å 정도의 두께로 증착한 후 습식식각을 포함하는 포토리쏘그래피 방법에 의해 드레인전극(53) 일측의 소정 부분이 노출되게 패터닝하여 화소전극(61)을 형성한다. 이 때, 보이드(57)는 식각 용액이 채워지는 데 드레인전극(53)의 타측에는 화소전극(61)에 의해 채워지지 않게 된다. 따라서, 화소전극(61)은 식각 용액이 채워진 보이드(57) 상에서 식각되어도 식각 용액이 채워지지 않는 드레인전극(53)의 타측 상에서 식각되지 않게 되므로 드레인전극(53)과 전기적으로 분리되지 않게 된다.Next, a transparent conductive material such as ITO or tin oxide film (SnO 2 ) is formed on the passivation layer 55 by sputtering so as to be electrically connected to the drain electrode 53 through the contact hole 59. The pixel electrode 61 is formed by patterning a predetermined portion of one side of the drain electrode 53 to be exposed by a photolithography method including a wet etching after deposition to a thickness of. At this time, the void 57 is filled with the etching solution, but the other side of the drain electrode 53 is not filled by the pixel electrode 61. Thus, even when the pixel electrode 61 is etched on the void 57 filled with the etching solution, the pixel electrode 61 is not etched on the other side of the drain electrode 53 that is not filled with the etching solution, so that the pixel electrode 61 is not electrically separated from the drain electrode 53.
제10도는 본 발명의 또 다른 실시예에 따른 액정표시장치의 박막트랜기스터의 평면도이다.10 is a plan view of a thin film transistor of a liquid crystal display according to another exemplary embodiment of the present invention.
본 발명의 또 다른 실시예에 따른 액정표시장치의 박막트랜지스터는 게이트 버스라인(31)과 데이타 버스라인(33)이 서로 교차되어 있다. 그리고, 상기 게이트 버스라인(31)으로 부터 게이트전극(43)이 돌출되게 형성되며, 게이트전극(43)과 중첩되는 도상(島狀)의 불순물이 도핑되지 않은 제1 비정질실리콘층(47)이 형성된다. 또한, 데이타 버스라인(33)으로 부터 돌출되며 타측의 소정 부분이 상기 게이트전극(43) 및 제1 비정질실리콘층(47)의 일측과 중첩되는 소오스전극(51)이 형성되며, 상기 소오스전극(51)에 대응되며 일측의 소정 부분이 게이트전극(43) 및 제1 비정질실리콘층(47)의 타측과 중첩되는 드레인전극(53)이 형성된다. 상기 드레인전극(53)의 폭의 양 끝의 소정 부분 하부에 상기 게이트전극(43)과 동일한 물질로 식각방지층(44)이 형성된다. 그러므로, 상기 드레인전극(53)은 일측이 절연막(45) 상에 헝성되고 타측이 절연기판(41) 및 식각방지층(44) 상에 헝성된다. 그리고, 콘택홀(59)이 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝 하부에 형성된 식각방지층(44)과 인접하는 절연기판(41)이 노출되게 길게 형성된다. 또한, 콘택홀(59)을 통해 드레인전극(53) 및 식각방지층(44)과 전기적으로 연걸되며 화소부분을 덮는 화소전극(61)이 형성된다.In the thin film transistor of the liquid crystal display according to the exemplary embodiment of the present invention, the gate bus line 31 and the data bus line 33 cross each other. In addition, the gate electrode 43 is formed to protrude from the gate bus line 31, and the first amorphous silicon layer 47 which is not doped with an island dopant overlapping the gate electrode 43 is formed. Is formed. In addition, a source electrode 51 protruding from the data bus line 33 and a predetermined portion of the other side overlaps with one side of the gate electrode 43 and the first amorphous silicon layer 47 is formed, and the source electrode ( 51 and a drain electrode 53 having a predetermined portion on one side overlapping the other side of the gate electrode 43 and the first amorphous silicon layer 47 is formed. An etch stop layer 44 is formed under a predetermined portion of both ends of the width of the drain electrode 53 with the same material as that of the gate electrode 43. Therefore, one side of the drain electrode 53 is formed on the insulating layer 45 and the other side is formed on the insulating substrate 41 and the etch stop layer 44. In addition, the contact hole 59 is formed to be long to expose the insulating substrate 41 adjacent to the etch stop layer 44 formed below both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43. In addition, a pixel electrode 61 electrically connected to the drain electrode 53 and the etch stop layer 44 and covering the pixel portion is formed through the contact hole 59.
제11도는 제10도를 Ⅳ-Ⅳ 선으로 절단한 단면도이다.FIG. 11 is a cross-sectional view taken along the line IV-IV of FIG. 10.
본 발명의 또 다른 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터는 제8도에 도시된 본 발명의 다른 실시예에 따른 엑티브 매트릭스 액정표시장치의 박막 트랜지스터와 대부분 일치하고 일 부분만 다른 구조이다. 본 발명의 다른 실시예와 다른 부분은 드레인전극(53)의 폭의 양 끝의 소정 부분 하부에 상기 게이트전극(43)과 동일한 물질로 식각방지층(44)이 형성되는 것이다. 그러므로, 드레인전극(53)은 일측이 절연막(45) 상에 형성되고 타측이 절연기판(41) 및 식각방지층(44) 상에 형성된다. 식각방지층(44)은 제2 비정질실리콘층(49) 식각시 절연기판(41)이 식각되는 것을 방지하는 것으로 화소전극(61) 형성시 이 부분에 보이드(57)가 형성되는 것을 방지한다. 상기에서 식각방지층(44)을 드레인전극(53) 폭의 양 끝의 소정 부분 하부에 형성된 것을 보였으나 드레인전극(53)의 타측 하부 전면에 형성할 수도 있다.The thin film transistor of the active matrix liquid crystal display according to another exemplary embodiment of the present invention is substantially the same as the thin film transistor of the active matrix liquid crystal display according to another exemplary embodiment of the present invention shown in FIG. . In another embodiment of the present invention, the etch stop layer 44 is formed of the same material as the gate electrode 43 below a predetermined portion of both ends of the width of the drain electrode 53. Therefore, one side of the drain electrode 53 is formed on the insulating film 45 and the other side is formed on the insulating substrate 41 and the etch stop layer 44. The etch stop layer 44 prevents the insulating substrate 41 from being etched when the second amorphous silicon layer 49 is etched, and prevents the voids 57 from being formed in this portion when the pixel electrode 61 is formed. Although the etch stop layer 44 is formed below a predetermined portion of both ends of the width of the drain electrode 53, the etch stop layer 44 may be formed on the lower surface of the other side of the drain electrode 53.
제12a도 내지 12d도는 제11도에 도시된 액정표시장치의 박막트랜지스터 의 제고공정도이다.12A to 12D are diagrams showing the manufacturing process of the thin film transistor of the liquid crystal display shown in FIG.
제12a도를 참고하면, 유리 등의 투명한 절연기판(10)상에 알루미늄(Al),알루미늄합금,몰리브덴(Mo),몰리브덴합금,티타늄(Ti), 티타늄합금, 탄탈륨-(Ta), 타탈륨합금, 코발트(Co) 또는 코발트 합금 등의 양극산화되는 금속을 스퍼터링(sputtering) 방법으로 2000∼3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(43)과 드레인영역의 폭의 양 끝의 소정 부분에 식각방지층(44)을 형성한다. 상기에서, 식각방지층(44)을 드레인 영역의 폭의 양 끝의 소정 부분 하부에만 형성하였으나 드레인영역의 타측 전면에 형성할 수도 있다.Referring to FIG. 12A, aluminum (Al), aluminum alloy, molybdenum (Mo), molybdenum alloy, titanium (Ti), titanium alloy, tantalum- (Ta), and tartalum on a transparent insulating substrate 10 such as glass Anodized metal, such as an alloy, cobalt (Co), or cobalt alloy, is deposited to a thickness of about 2000 to 3000 microns by sputtering and patterned by conventional photolithography to form a width of the gate electrode 43 and the drain region. The etch stop layer 44 is formed on predetermined portions of both ends of the substrate. In the above description, the etch stop layer 44 is formed only below a predetermined portion of both ends of the width of the drain region, but may be formed on the entire surface of the other side of the drain region.
제12b도를 참조하면, 게이트전극(43), 식각방지층(44) 및 절연기판(41)의 표면에 실리큰산화막 또는 실리콘질화막을 단층 또는 이중층으로 CVD 방법으로 3000 ∼ 4000Å 정도의 두께로 증착하여 절연막(45)을 형성한다. 그리고, 절연막(45) 및 노출된 식각방지층(44)상에 CVD 방법으로 불순물이 도핑되지 않은 제1 비정질실리콘층(47)과 인(P) 등의 N형 불순물이나 보론(B) 등의 P형 불순물이 고농도로도핑된 제 2 비정질실리콘층(49)을 순차적으로 형성한다. 상기에서 제1 비정질실리콘층(47)은 채널로 이용되는 것으로 1500 ∼ 2000Å 정도의 두께로 형성되며, 제 2 비정질실리콘층(49)은 오믹 접촉층으로 이용되는 것으로 500 ∼ 1000Å 정도의 두께로 형성된다. 그리고, 제1 비정질실리콘층(47)과 제 2 비정질실리콘층(49)을 게이트전극(43)과 대응하여 중첩되는 부분에만 남고 나머지 부분은 절연막(45)이 노출되도록 포토리쏘그.래피 방법으로 제거한다. 그 다음, 상기 절연막(45)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 투명기판(41)의 소정 부분과 식각방지층(44)을 노출시킨다.Referring to FIG. 12B, a silicon oxide film or silicon nitride film is deposited on the surfaces of the gate electrode 43, the etch stop layer 44, and the insulating substrate 41 in a single layer or a double layer by a CVD method to a thickness of about 3000 to 4000 kPa. The insulating film 45 is formed. Then, the first amorphous silicon layer 47 which is not doped with impurities by the CVD method on the insulating film 45 and the exposed etch stop layer 44 and the N-type impurities such as phosphorus (P), P such as boron (B), and the like. A second amorphous silicon layer 49 doped with a high concentration of type impurities is sequentially formed. In the above, the first amorphous silicon layer 47 is used as a channel and is formed to a thickness of about 1500 to 2000Å, and the second amorphous silicon layer 49 is used as an ohmic contact layer to be formed to a thickness of about 500 to 1000Å. do. Then, the first amorphous silicon layer 47 and the second amorphous silicon layer 49 remain only in the overlapping portions corresponding to the gate electrodes 43 and the remaining portions are exposed by the photolithography method. Remove Next, a predetermined portion of the insulating layer 45 is removed by a photolithography method to expose the predetermined portion of the transparent substrate 41 and the etch stop layer 44.
제12c도를 참고하면, 제2 비정질실리콘층(49), 절연막(45) 및 노출된 식각방지층(44) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속을 2000 ∼ 3000Å 정도의 두께로 증착한 후, 이 도전성금속을 절연막(45) 및 제2 비정질실리콘층(49)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 이 때, 드레인전극(53)은 일측이 절연막(45)과 중첩되며 타측이식각방지층(44)과 접촉되게 형성한다. 그리고, 소오스 및 드레인전극(51)(53)을 마스크로 이용하여 제1 비정질실리콘층(47)이 노출되도록 게 2 비정질실리콘층(49)을 제거한다. 이 때, 제1 비정질실리콘층(47) 상에 제2 비정질실리콘층(49)의 간유물이 남는 것을 방지하기 위해 제1 비정질실리콘층(47)도 200 ∼ 300Å 정도의 두께가 제거되도록 과도 식각(over etching)한다. 상기 제 2 비정질실리콘층(49) 식각시 절연막(45)도 식각되어 소오스 및 드레인전극(51)(53)주변의 하부가 소정 부분 노출되게 언더 컷되는 데, 식각방지층(44)은 절연기판(41)은 식각되는 것을 방지한다.Referring to FIG. 12C, a conductive metal such as aluminum or chromium (Cr) is deposited on the second amorphous silicon layer 49, the insulating layer 45, and the exposed etch stop layer 44 to a thickness of about 2000 to 3000 μm. Thereafter, the conductive metal is patterned by photolithography such that the insulating film 45 and the second amorphous silicon layer 49 are exposed to form source and drain electrodes 51 and 53. In this case, the drain electrode 53 is formed such that one side thereof overlaps the insulating layer 45 and the other side is in contact with the etch stop layer 44. Then, the second amorphous silicon layer 49 is removed using the source and drain electrodes 51 and 53 as a mask so that the first amorphous silicon layer 47 is exposed. At this time, in order to prevent the liver oil of the second amorphous silicon layer 49 from remaining on the first amorphous silicon layer 47, the first amorphous silicon layer 47 is also excessively etched so that the thickness of about 200 to 300 kPa is removed. (over etching). When the second amorphous silicon layer 49 is etched, the insulating film 45 is also etched to undercut the lower portions of the lower portions of the source and drain electrodes 51 and 53 to be exposed. The etch stop layer 44 may be formed of an insulating substrate. 41) prevents etching.
제12d도를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막을 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(55)을 형성한다. 이 때, 소오스 및 드레인전극(51)(53) 주변 하부의 언더 컷된 부분에 실리콘산화막 또는 실리콘 질화막이 증착되지 않아 보이드(57)가 형성된다. 그러나, 식각방지층(44)과 드레인전극(53)에 의한 모서리에는 실리콘산화막 또는 실리콘 질화막이 채워져 보이드(57)가 형성되지 않는다. 그 다음, 게이트전극(43)과 동일한 방향으로 드레인전극(53)의 폭의 양 끝과 인접하는 식각방지층(44)이 노출되도록 패시베이션층(55)을 제거하여 콘택홀(59)을 길게 형성한다.Referring to FIG. 12D, the passivation layer 55 is formed by depositing a silicon oxide film or a silicon nitride film on the entire surface of the above-described structure by a CVD method to a thickness of about 3000 to 4000 GPa. At this time, the silicon oxide film or the silicon nitride film is not deposited in the undercut portions under the periphery of the source and drain electrodes 51 and 53, thereby forming the voids 57. However, the edges of the etch stop layer 44 and the drain electrode 53 are filled with a silicon oxide film or a silicon nitride film so that the voids 57 are not formed. Next, the passivation layer 55 is removed to expose the etch stop layer 44 adjacent to both ends of the width of the drain electrode 53 in the same direction as the gate electrode 43 to form the contact hole 59. .
그 다음, 패시베이션층(55) 상에 상기 콘택홀(59)을 통해 드레인전극(53)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300 ∼ 800Å 정도의 두께로 증착한 후 습식식각을 포함하는 포토리쏘그래피 방법에 의해 드레인전극(53) 일측의 소정 부분이 노출되게 패터닝하여 화소전극(61)을 형성한다. 이 때, 보이드(57)는 식각 용액이 채워지는 데 드레인전극(53)의 타측에는 화소전극(61)에 의해 채워지지 않게 된다. 따라서, 화소전극(61)은 식각 용액이 채워진 보이드(57) 상에서 식각되어도 식각 용액이 채워지지 않는 드레인전극(53)의 타측 상에서 식각되지 않게 되므로 드레인전극(53)과 전기적으로 분리되지 않게 된다.Next, a transparent conductive material such as ITO or tin oxide film (SnO 2 ) is formed on the passivation layer 55 by sputtering so as to be electrically connected to the drain electrode 53 through the contact hole 59. The pixel electrode 61 is formed by patterning a predetermined portion of one side of the drain electrode 53 to be exposed by a photolithography method including a wet etching after deposition to a thickness of. At this time, the void 57 is filled with the etching solution, but the other side of the drain electrode 53 is not filled by the pixel electrode 61. Thus, even when the pixel electrode 61 is etched on the void 57 filled with the etching solution, the pixel electrode 61 is not etched on the other side of the drain electrode 53 that is not filled with the etching solution, so that the pixel electrode 61 is not electrically separated from the drain electrode 53.
상술한 바와 같이 본 발명은 드레인전극의 하부로 언더 컷된 절연막과 패시베이션층에 의헤 드레인전극의 주변에 형성되는 보이드를 게이트전극과 동일한 방향으로 드레인전극의 폭 보다 길게 형성되는 콘택홀에 의해 드레인전극 일측과 타측 주변에 형성되는 것으로 분리한다. 그러므로, 화소전극을 패터닝할 때 식각 용액이 보이드에드레인전극 일측만 채워지고 드레인전극 타측은 채워지지 않게 된다.As described above, in the present invention, one side of the drain electrode is formed by a contact hole in which a void formed around the drain electrode by the insulating film and the passivation layer undercut of the drain electrode is formed longer than the width of the drain electrode in the same direction as the gate electrode. It is separated by being formed around the other side. Therefore, when the pixel electrode is patterned, the etching solution is filled with only one side of the void drain electrode and not the other side of the drain electrode.
따라서, 본 발명은 드레인전극 일측의 보이드에 채워진 식각 용액에 의해 상부의 화소전극이 식각되더라도 식각 용액이 채워지지 않은 드레인전극 타측 상부의 화소전이 식각되지 않으므로 드레인전극과 화소전극이 전기적으로 분리되는 것을 방지할 수 있는 잇점이 있다.Therefore, in the present invention, even if the upper pixel electrode is etched by the etching solution filled in the void of one side of the drain electrode, the drain electrode and the pixel electrode are not electrically etched because the pixel field on the other side of the drain electrode is not etched. There is an advantage to avoid.
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