KR100219045B1 - Fifo circuit having dual channel - Google Patents
Fifo circuit having dual channel Download PDFInfo
- Publication number
- KR100219045B1 KR100219045B1 KR1019950041976A KR19950041976A KR100219045B1 KR 100219045 B1 KR100219045 B1 KR 100219045B1 KR 1019950041976 A KR1019950041976 A KR 1019950041976A KR 19950041976 A KR19950041976 A KR 19950041976A KR 100219045 B1 KR100219045 B1 KR 100219045B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- storage means
- fifo
- data storage
- control signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
본 발명은 단일 포트 SRAM을 이용하여 각 채널의 읽기/쓰기를 동시에 억세스하여 줌으로써 회로의 구성을 간단화하고, 처리속도를 향상시킬 수 있는 듀얼 채널을 갖는 FIFO 장치에 관한 것으로서, 제1 및 제2FIFO부와, 상기 제1 및 제2FIFO부와 제1 내지 제4멀티플렉서를 콘트롤하기 위한 콘트롤신호를 출력하는 FIFO 콘트롤부와, 상기 FIFO 콘트롤부로부터 출력되는 콘트롤신호에 따라 두 입력 system in과 SCSi in 중 하나를 선택하여 제1FIFO부로 출력하는 제1멀티플렉서와, 상기 FIFO콘트롤부로부터 출력되는 콘트롤신호에 따라 두 입력 system in과 SCSi in 중 하나를 선택하여 제2FIFO부로 출력하기 위한 제2멀티플렉서와, 상기 제1 및 제2FIFO부로부터 출력되는 출력신호중 system에 대한 신호를 상기 FIFO 콘트롤부로부터의 콘트롤신호에 따라 선택 출력하는 제3멀티플렉서와, 상기 제1 및 제2FIFO부로부터 출력되는 출력신호 중 SCSi 타겟에 대한 신호를 상기 FIFO 콘트롤부의 콘트롤신호에 따라 선택 출력하는 제4멀티플렉서를 포함하는 듀얼채널을 갖는 FIFO 장치를 제공하는 것을 특징으로 한다.The present invention relates to a FIFO device having a dual channel that can simplify the circuit configuration and improve the processing speed by simultaneously accessing read / write of each channel using a single port SRAM. A FIFO controller for outputting a control signal for controlling the first and second FIFO units and the first to fourth multiplexers, and among the two input systems in and SCSi in according to a control signal output from the FIFO controller. A first multiplexer for selecting one to output to the first FIFO unit, a second multiplexer for selecting one of two input systems in and SCSi in to output to the second FIFO unit according to a control signal output from the FIFO control unit, and the first multiplexer A third multiplexer for selectively outputting a signal for a system among the output signals output from the first and second FIFO units according to the control signal from the FIFO controller; It characterized in that the group provides a FIFO device having a first and a dual-channel, including a fourth multiplexer for selecting the output along the signal for SCSi target of the output signal outputted from 2FIFO unit to the FIFO control unit the control signal.
Description
제1도는 본 발명에 따른 단일 포트 SRAM을 이용한 듀얼 채널을 갖는 선입 선출 장치의 일실시 블록도.1 is a block diagram of a first-in, first-out apparatus having a dual channel using a single port SRAM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 제1FIFO부 12 : 제2FIFO부11: first FIFO unit 12: second FIFO unit
13 : 제1FIFO 포인터 14 : 제2FIFO 포인터13: first FIFO pointer 14: second FIFO pointer
15 : FIFO 콘트롤부 16, 17, 18, 19 : 멀티플렉서15: FIFO control section 16, 17, 18, 19: multiplexer
20 : FIFO 스테이터스부20: FIFO status part
본 발명은 선입 선출(First-in First-out, 이하 FIFO라 함) 장치에 관한 것으로서, 특히 단일 포트(single port) 스태틱 램(Static Random Access Memory, 이하 SRAM이라 함)을 이용하여 각 채널(channel)의 읽기/쓰기를 동시에 억세스함으로써 소정의 전송률을 얻을 수 있는 듀얼(dual) 채널을 갖는 FIFO 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to first-in first-out (FIFO) devices, and in particular to each channel using a single port static random access memory (SRAM). The present invention relates to a FIFO device having a dual channel which can obtain a predetermined data rate by simultaneously accessing read / write.
일반적으로 FIFO 장치를 플립플롭(flipflop)이나 래치(latch) 등을 이용하여 구현할 경우, 소자의 크기가 커지는 단점이 있다.In general, when the FIFO device is implemented using a flip-flop or a latch, the size of the device increases.
또한, 단일 포트 SRAM을 하나만 이용하여 구현하는 경우에도 읽기/쓰기 시의 충돌을 방지하기 위하여 별도의 임시저장용 레지스터가 필요할 뿐만 아니라 각 채널당 필요한 FIFO 크기 때문에 하나의 SRAM을 사용한다 하더라도 그 만큼 크기가 커지게 되고, 이로 인하여 SRAM 자체의 억세스 시간이 길어지는 문제점이 있었다.In addition, even if a single port SRAM is implemented by using only one, not only a separate temporary storage register is needed to prevent a collision during read / write, but also a single SRAM is used because of the required FIFO size for each channel. It becomes large, which causes a problem in that the access time of the SRAM itself is long.
게다가, 듀얼 억세스를 하기 위하여 듀얼 포트(dual port) SRAM을 사용하는 경우에도, 듀얼포트 SRAM을 별도로 제작하여야 하는 문제점이 있었다.In addition, even when dual port SRAM is used for dual access, there is a problem in that dual port SRAM must be manufactured separately.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 2개의 단일 포트 SRAM을 이용하여 각 채널의 읽기/쓰기를 동시에 억세스함으로써 회로의 구성을 간단화하고, 처리 속도를 향상시킬 수 있는 듀어채널을 갖는 FIFO 장치를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, by using two single-port SRAM to simultaneously access the read / write of each channel to simplify the circuit configuration and improve the processing speed It is an object of the present invention to provide a FIFO device having a dual channel.
상기 목적을 달성하기 위한 본 발명은, 단일 포트로 이루어진 제1 및 제2데이터 저장 수단; 및 상기 제1 및 제2데이터 저장 수단에 대한 데이터 읽기 또는 쓰기 요청 시 상기 제1 및 제2데이터 저장 수단의 상태 정보에 응답하여 상기 제1 및 제2데이터 저장 수단을 통한 제1 및 제2데이터 전달 경로부를 제어하기 위한 제어 수단을 포함하며, 상기 제1데이터 전달 경로부는, 상기 데이터 쓰기 요청 시 상기 제어 수단으로부터의 제어신호에 응답하여 제1입력 데이터 및 제2입력 데이터 중 하나를 상기 제1데이터 저장 수단으로 출력하기 위한 제1선택 수단; 및 상기 데이터 읽기 요청 시 상기 제어 수단으로부터의 제어신호에 응답하여 상기 제1 및 제2데이터 저장 수단으로부터 각각 출력되는 데이터 중 하나를 선택적으로 출력하기 위한 제2선택 수단을 포함하며, 상기 제2데이터 전달 경로부는, 상기 데이터 쓰기 요청 시 상기 제어 수단으로부터의 제어신호에 응답하여 상기 제1입력 데이터 및 상기 제2입력 데이터 중 하나를 상기 제2데이터 저장 수단으로 출력하기 위한 제3선택 수단; 및 상기 데이터 읽기 요청시 상기 제어 수단으로부터의 제어신호에 응답하여 상기 제1 및 제2데이터 저장 수단으로부터 각각 출력되는 데이터 중 하나를 선택적으로 출력하기 위한 제4선택 수단을 포함하여 이루어진다.The present invention for achieving the above object, the first and second data storage means consisting of a single port; And first and second data through the first and second data storage means in response to status information of the first and second data storage means when a data read or write request is made to the first and second data storage means. And a control means for controlling a transfer path portion, wherein the first data transfer path portion comprises one of the first input data and the second input data in response to a control signal from the control means when the data write request is made. First selection means for outputting to data storage means; And second selection means for selectively outputting one of data output from the first and second data storage means in response to a control signal from the control means in response to the data read request. The transfer path unit may further include: third selecting means for outputting one of the first input data and the second input data to the second data storage means in response to a control signal from the control means when the data write request is made; And fourth selecting means for selectively outputting one of the data output from the first and second data storage means in response to a control signal from the control means in response to the data read request.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
제1도는 본 발명에 따른 단일 포트 SRAM을 이용한 듀얼 채널을 갖는 선입 선출 장치의 일실시 블록도를 도시한 것이다.1 is a block diagram illustrating an embodiment of a first-in first-out apparatus having dual channels using a single port SRAM according to the present invention.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 FIFO 장치는 단일 포트 SRAM으로 구성된 제1FIFO부(11)와, 또다른 단일 포트 SRAM으로 구성된 제2FIFO부(12)와, 순차적으로 증가하면서 상기 제1FIFO부(11)를 포인팅하고 상기 제1FIFO부(11)의 현재 상태(제1FIFO부의 가득찬(fill) 상태 및 텅빈(empty) 상태)에 대한 정보를 FIFO 스테이터스(status)부(20)로 전달하는 제1FIFO 포인터(13)와, 순차적으로 증가하면서 상기 제2FIFO부(12)를 포인팅하고 상기 제2FIFO부(12)의 현재 상태(제2FIFO부의 체크하는데,(fill)상태 및 텅빈(empty) 상태)에 대한 정보를 FIFO 스테이터스부(20)로 전달하는 제2FIFO 포인터(14)와, 상기 제1 및 제2FIFO 포인터(13,14)로부터 각 FIFO부의 현재 상태에 대한 정보를 입력받아 저장하는 FIFO 스테이터스부(20)와, 호스트 인터페이스(host interface)에 연결되며, FIFO 스테이터스부(20)로부터 출력되는 제1 및 제2FIFO부(11,12)의 상태 정보에 응답하여 상기 제1 및 제2FIFO부(11,12)를 제어하기 위한 제어 신호를 출력하는 FIFO 콘트롤부(15)와, 데이터 쓰기 시 상기 FIFO 콘트롤부(15)로부터 출력되는 제어신호에 응답하여 두 입력(system_in, scsi_in) 중 하나를 선택하여 제1 및 제2FIFO부(11,12)로 각각 출력하는 제1 및 제2멀티플렉서(16,17)와, 데이터 읽기 시 상기 FIFO콘트롤부(15)로부터 출력되는 제어신호에 응답하여 상기 제1 및 제2FIFO부(11,12)의 출력신호 중 하나를 선택하여 system(system_out)으로 출력하는 제3멀티플렉서(18)와, 데이터 읽기 시 상기 FIFO 콘트롤부(15)로부터 출력되는 제어신호에 응답하여 상기 제1 및 제2FIFO부(11,12)의 출력신호 중 하나를 선택하여 scsi 타겟(scsi_out)으로 출력하는 제4멀티플렉서(19)로 이루어진다.As shown in the figure, the FIFO device according to an embodiment of the present invention is sequentially increased with the first FIFO unit 11 consisting of a single port SRAM, the second FIFO unit 12 consisting of another single port SRAM, Pointing to the first FIFO unit 11 and information on the current state (fill state and empty state of the first FIFO unit 11) of the first FIFO unit 11 FIFO status unit (20) Pointing to the first FIFO pointer 13 and the second FIFO unit 12 while increasing sequentially, the current state of the second FIFO unit 12 (check the second FIFO unit, fill state and empty Receiving and storing information on the current state of each FIFO unit from the second FIFO pointer 14 and the first and second FIFO pointers 13 and 14. The FIFO status unit 20 is connected to the FIFO status unit 20 and a host interface. FIFO control unit 15 for outputting a control signal for controlling the first and second FIFO units 11 and 12 in response to the state information of the first and second FIFO units 11 and 12 output from (20). And first and second ones of the two inputs system_in and scsi_in to be output to the first and second FIFO units 11 and 12, respectively, in response to a control signal output from the FIFO controller 15 when data is written. In response to a control signal output from the second multiplexer 16 and 17 and the FIFO control unit 15 when data is read, one of the output signals of the first and second FIFO units 11 and 12 is selected and the system ( system_out) and one of the output signals of the first and second FIFO units 11 and 12 in response to a control signal output from the FIFO controller 15 when data is read. The fourth multiplexer 19 outputs to the scsi target scsi_out.
상기와 같은 구성을 갖는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention having the configuration as described above are as follows.
먼저, 초기화 시 제1 및 제2FIFO부(11,12)는 빈(empty) 상태로 되어 대기(ready) 상태가 되고, 이러한 제1 및 제2FIFO부(11,12)의 상태에 대한 정보는 FIFO 스테이터부(20)에 저장된다. 이때, 제1 및 제2FIFO 포인터(13,14)도 모두 초기화된다.First, upon initialization, the first and second FIFO units 11 and 12 become empty and ready, and the information on the states of the first and second FIFO units 11 and 12 is FIFO. It is stored in the stator unit 20. At this time, both the first and second FIFO pointers 13 and 14 are also initialized.
다음으로, 호스트 인터페이스를 통해 system 이나 scsi 타겟(또는 scsi 호스트어댑터)으로부터 데이터 쓰기/읽기에 대한 요구가 있으며, FIFO 콘트롤부(15)는 FIFO 스테이터스부(20)를 통해 제1 및 제2FIFO부(11,12)가 대기상태인지를 체크한다.Next, there is a request for writing / reading data from the system or the scsi target (or the scsi host adapter) through the host interface, and the FIFO control unit 15 receives the first and second FIFO units through the FIFO status unit 20. Check if 11, 12) is in the standby state.
FIFO 콘트롤부(15)는 FIFO 스테이터스부(20)에 저장된 제1 및 제2FIFO부(11,12)에 대한 정보를 입력받아 대기상태인지를 체크하는데, 체크결과 제1 및 제2FIFO부(11,12)가 비지(busy)상태이면 제1 및 제2FIFO부(11,12)에 대한 데이터의 쓰기/읽기 동작이 홀딩된다. 반면, 체크결과 제1 및 제2FIFO부(11,12)가 대기상태이면 FIFO 콘트롤부(15)는 확인(acknowledge) 신호를 시스템이나 scsi 타겟으로 발생하고, 이어서 대기상태의 제1 및 제2FIFO부(11,12)에 대하여 데이터의 읽기/쓰기 동작을 수행한다.The FIFO control unit 15 receives information about the first and second FIFO units 11 and 12 stored in the FIFO status unit 20 and checks whether it is in a standby state. As a result of the check, the first and second FIFO units 11, When 12) is busy, data write / read operations to the first and second FIFO units 11 and 12 are held. On the other hand, if the check results indicate that the first and second FIFO units 11 and 12 are in the standby state, the FIFO control unit 15 generates an acknowledgment signal to the system or scsi target, and then the first and second FIFO units in the standby state. Read / write data is performed for (11, 12).
따라서, 한쪽 채널에서 하나의 FIFO부에 대해 쓰기/읽기 동작을 수행하고 있고, 이와 동시에 다른 채널에서 억세스 요구가 있고 다른 또하나의 FIFO부가 대기상태 또는 필요한 데이터를 가지고 있다면 상기의 채널과 독립적으로 다른 또 하나의 FIFO부에 대한 읽기/쓰기 동작이 가능하다.Therefore, if one channel is performing a write / read operation on one FIFO unit, and at the same time an access request is made on the other channel and the other FIFO unit has a standby state or necessary data, Read / write operation to another FIFO section is possible.
이때, FIFO 콘트롤부(15)는 제1멀티플렉서(16)로 제어신호를 출력하고, 제1멀티플렉서(16)는 제어신호에 따라서 시스템이나 scsi 타겟으로부터 인가되는 데이터 system_in 또는 scsi_in 중 하나를 선택하여 제1FIFO부(11)에 인가함으로써 제1FIFO부(11)에 데이터의 쓰기 동작을 수행한다.At this time, the FIFO controller 15 outputs a control signal to the first multiplexer 16, and the first multiplexer 16 selects one of data system_in or scsi_in applied from the system or scsi target according to the control signal. The data write operation is performed to the first FIFO unit 11 by applying it to the first FIFO unit 11.
이와 동시에 FIFO 콘트롤부(15)는 제2멀티플렉서(17)로 제어신호를 출력하고, 제2멀티플렉서(17)는 제어신호에 따라서 시스템이나 scsi 타겟으로부터 인가되는 데이터 system_in 또는 scsi_in 중 하나를 선택하여 제2FIFO 부(12)에 인가함으로써 상기 제1FIFO부(11)와 독립적으로 제2FIFO부(12)에 데이터의 쓰기 동작을 수행한다.At the same time, the FIFO controller 15 outputs a control signal to the second multiplexer 17, and the second multiplexer 17 selects one of the data system_in or scsi_in applied from the system or the scsi target according to the control signal. The data is written to the second FIFO unit 12 independently of the first FIFO unit 11 by applying to the 2FIFO unit 12.
즉, 제1 및 제2FIFO부(11,12)에 데이터를 쓰고자하는 경우 FIFO 콘트롤부(15)의 제어신호에 응답하여 제1 및 제2멀티플렉서(16,17)에서 각각 시스템 또는 scsi 타겟으로부터 인가되는 데이터 system_in 또는 scsi_in 중 하나를 선택하여 제1 내지 제2FIFO부(11,12)에 각각 쓴다.That is, when data is to be written to the first and second FIFO units 11 and 12, the first and second multiplexers 16 and 17 respectively receive from the system or scsi target in response to the control signal of the FIFO control unit 15. One of the applied data system_in or scsi_in is selected and written to the first to second FIFO units 11 and 12, respectively.
그리고, 제1 및 제2FIFO부(11,12)로부터 데이터를 읽고자 하는 경우에는 FIFO 콘트롤부(15)의 제어신호에 따라 제1 및 제2FIFO부(11,12)로부터 데이터를 읽고, FIFO 콘트롤부(15)의 제어신호에 응답하여 제3 및 제4멀티플렉서(18,19)에서 제1 및 제2FIFO부(11,12)로부터 읽혀진 데이터 중 하나를 선택하여 시스템 또는 scsi타겟으로 출력한다.(system_out,scsi_out)When the data is to be read from the first and second FIFO units 11 and 12, the data is read from the first and second FIFO units 11 and 12 according to the control signal of the FIFO control unit 15, and the FIFO control unit is read. In response to the control signal of the unit 15, one of the data read from the first and second FIFO units 11 and 12 is selected by the third and fourth multiplexers 18 and 19 and output to the system or scsi target. system_out, scsi_out)
즉, 제3멀티플렉서(18)는 FIFO 콘트롤부(15)로부터 인가되는 제어신호에 따라서 시스템의 요구에 의해 제1 및 제2 FIFO부(11, 12)로부터 읽혀진 데이터 중 시스템에 대한 데이터를 system_out으로 출력하고, 제4멀티플렉서(19)는 FIFO 콘트롤부(15)로부터 인가되는 제어신호에 따라서 scsi타겟의 요구에 의해 제1 및 제2 FIFO부(11, 12)로부터 읽혀진 데이터 중 scsi타켓에 대한 데이터를 scsi_out으로 출력한다.That is, the third multiplexer 18 transfers data of the system from the data read from the first and second FIFO units 11 and 12 to system_out at the request of the system according to a control signal applied from the FIFO controller 15. The fourth multiplexer 19 outputs the data for the scsi target among the data read from the first and second FIFO units 11 and 12 by the request of the scsi target according to the control signal applied from the FIFO controller 15. Output to scsi_out.
제1도에서 제1 및 제2 FIFO 포인터(13, 14)는 제1 및 제2 FIFO(11, 12)에 대한 쓰기 동작시 순차적으로 증가하고, 증가 정도와 제1 및 제2 FIFO(11, 12)의 채워짐 또는 빈 상태에 대한 정보는 수시로 FIFO 스테이터스부(20)로 전달된다.In FIG. 1, the first and second FIFO pointers 13 and 14 sequentially increase during a write operation on the first and second FIFOs 11 and 12, and the increase degree and the first and second FIFOs 11, Information about the filled or empty state of 12 is transmitted to the FIFO status unit 20 from time to time.
그리고, 읽기 동작시에는 데이터를 읽으면서 동시에 제1 및 제2 FIFO(11, 12)를 순차적으로 비워(empty)나간다.In the read operation, the first and second FIFOs 11 and 12 are sequentially empty while reading data.
또한, 본 발명의 FIFO 장치는 하나의 FIFO부, 예를들어 제1 FIFO(11)에 데이터를 쓰는 도중에 제1 FIFO(11)가 꽉 채워졌을 때, 다른 FIFO부 즉, 제2 FIFO(12)가 빈 상태이면 빈 제2 FIFO(12)로 전환(swap)되어 데이터를 계속하여 쓰는 것이 가능하다. 이때, 다른 FIFO부가 빈 상태가 아니고 가득찬 상태라면 쓰기 동작이 대기상태로 된다.In addition, the FIFO apparatus of the present invention has another FIFO unit, that is, the second FIFO 12 when the first FIFO 11 is full while writing data to one FIFO unit, for example, the first FIFO 11. If is empty, it is switched to the empty second FIFO 12 so that data can be continuously written. At this time, if the other FIFO section is not empty but full, the write operation is in a standby state.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기한 바와 같이 이루어지는 본 발명은, 2개의 단일 포트 SRAM을 사용하여 듀얼 채널을 가지고 FIFO 장치를 구성함으로써 각 채널별로 독립적인 읽기/쓰기 동작을 수행하는 듀얼 억세스 동작을 보다 작은 회로 면적으로 구현하고, 처리 시간을 향상시킬 수 있는 탁월한 효과가 있다.According to the present invention, the dual access operation for performing independent read / write operations for each channel is realized with a smaller circuit area by configuring a FIFO device using dual channels using two single-port SRAMs. There is an excellent effect to improve the processing time.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041976A KR100219045B1 (en) | 1995-11-17 | 1995-11-17 | Fifo circuit having dual channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041976A KR100219045B1 (en) | 1995-11-17 | 1995-11-17 | Fifo circuit having dual channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970029762A KR970029762A (en) | 1997-06-26 |
| KR100219045B1 true KR100219045B1 (en) | 1999-09-01 |
Family
ID=19434527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950041976A KR100219045B1 (en) | 1995-11-17 | 1995-11-17 | Fifo circuit having dual channel |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219045B1 (en) |
-
1995
- 1995-11-17 KR KR1019950041976A patent/KR100219045B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029762A (en) | 1997-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1032882B1 (en) | Buffering data that flows between buses operating at different frequencies | |
| US5587953A (en) | First-in-first-out buffer memory | |
| US5224213A (en) | Ping-pong data buffer for transferring data from one data bus to another data bus | |
| US4633440A (en) | Multi-port memory chip in a hierarchical memory | |
| US5673396A (en) | Adjustable depth/width FIFO buffer for variable width data transfers | |
| US5490257A (en) | RAM based FIFO memory half-full detection apparatus and method | |
| US6304936B1 (en) | One-to-many bus bridge using independently and simultaneously selectable logical FIFOS | |
| KR100284718B1 (en) | Timer manager | |
| EP1402340B1 (en) | First-in, first-out memory system and method thereof | |
| US4228501A (en) | Data transfer technique for use with peripheral storage devices | |
| US6259648B1 (en) | Methods and apparatus for implementing pseudo dual port memory | |
| US5146572A (en) | Multiple data format interface | |
| US6477607B1 (en) | Duplexing structure of switching system processor and method thereof | |
| US6088744A (en) | Multiport data buffer having multi level caching wherein each data port has a FIFO buffer coupled thereto | |
| US4878173A (en) | Controller burst multiplexor channel interface | |
| US5132973A (en) | Testable embedded RAM arrays for bus transaction buffering | |
| KR100219045B1 (en) | Fifo circuit having dual channel | |
| US6026032A (en) | High speed data buffer using a virtual first-in-first-out register | |
| GB2368152A (en) | A DMA data buffer using parallel FIFO memories | |
| CA2370596A1 (en) | Systems and methods for a disk controller memory architecture | |
| US5732011A (en) | Digital system having high speed buffering | |
| US6486704B1 (en) | Programmable burst FIFO | |
| WO1989008293A1 (en) | Bit blitter with narrow shift register | |
| IE58096B1 (en) | Adjustable buffer for data communications in data processing system | |
| EP0789363B1 (en) | Memory system and data communications system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050524 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |