KR100214576B1

KR100214576B1 - Midi-interface circuit of pc

Info

Publication number: KR100214576B1
Application number: KR1019940027081A
Authority: KR
Inventors: 김현철
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1994-10-22
Filing date: 1994-10-22
Publication date: 1999-08-02
Also published as: KR960015246A

Abstract

본 발명은 피씨(PC)의 미디 닝터페이스 회로에 관한 것으로, 종래의 기술에서는 사운드 카드등과 같이 피씨 슬롯에서 미디 인터페이스를 사용하는 경우 카드 내에 구현되는 소자가 증가하여 공간을 많이 차지하므로 다른 기능을 부가가 어렵고 또한, 가격 상승의 원인이 되는 단점이 있었다. 이러한 단점을 개선하기 위하여 본 발명은 피씨(PC)와 음원 소스 상호간에 미디 데이타를 전송하는 미디 인터페이스 회로를 원-칩(ONE-CHIP)으로 구현하였다. 따라서, 본 발명은 피씨(PC)와 외부 음원 소스 상호간의 미디 데이타 전송을 위한 회로를 하드웨어로 구성하여 원칩 ASIC 화함으로써 종래의 마이크로 컴퓨터를 대치할 수 있어 피씨(PC) 슬롯에 사용하는 사운드 카드등에 구현할 때 공간을 감소시킬 수 있어 다른 기능을 용이하게 부가할 수 있고 또한, 제조 단가를 절감시킬 수 있는 효과가 있다.The present invention relates to a MIDI interface circuit of a PC (PC), in the prior art, when using the MIDI interface in the PC slot, such as a sound card increases the number of elements implemented in the card occupies a lot of space, so other functions There was a disadvantage that it was difficult to add and caused a price increase. In order to improve this disadvantage, the present invention has implemented a one-chip (MIDI) interface circuit for transmitting MIDI data between a PC and a sound source. Therefore, the present invention can replace a conventional microcomputer by configuring a circuit for transmitting MIDI data between a PC and an external sound source as hardware and converting the conventional microcomputer into a one-chip ASIC. Since the implementation can reduce the space, other functions can be easily added, and manufacturing costs can be reduced.

Description

PC's MIDI interface circuit

제1도는 일반적인 미디 인터페이스 회로의 접속도.1 is a connection diagram of a general MIDI interface circuit.

제2도는 종래의 미디 인터페이스 회로의 블럭도.2 is a block diagram of a conventional MIDI interface circuit.

제3도는 본 발명의 미디 인터페이스 회로의 블럭도.3 is a block diagram of a MIDI interface circuit of the present invention.

제4도는 제3도에서 명령 처리부의 블럭도.4 is a block diagram of an instruction processor of FIG.

제5도는 제3도에서 송신 데이타 처리부의 블럭도.5 is a block diagram of a transmission data processing unit in FIG.

제6도는 제3도에서 수신 데이타 처리부의 블럭도.6 is a block diagram of a reception data processing unit in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 명령 처리부 2 : 송신 데이타 처리부1: Command processing unit 2: Transmission data processing unit

3 : 수신 데이타 처리부 4 : 데이타 통신부3: receiving data processing unit 4: data communication unit

5 : 피씨(PC) 6 : 음원 발생부5: PC (PC) 6: sound source generator

11 : 어드레스 디코더 12 : 명령 데이타 처리단11: address decoder 12: command data processing stage

13, 17 : 래치 14, 18 : 램13, 17: latch 14, 18: ram

15 : 송신 제어단 16 : 수신 제어단15: transmission control stage 16: reception control stage

19 : 인터럽트 판별단19: interrupt determination stage

본 발명은 미디(MIDI) 데이타의 전송 기술에 관한 것으로 특히, 개인용 컴퓨터(PC)에서 사용되는 음악 지원 프로그램등과 외부의 사운드 소스를 연계시킬 수 있도록 미디(MIDI) 데이타 통신을 수행하는 피씨(PC)의 미디 인터페이스 회로에 관한 것이다BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a technology for transmitting MIDI data. In particular, a PC for performing MIDI data communication so as to link an external sound source with a music support program used in a personal computer (PC) can be used. MIDI interface circuit

일반적인 미디 인터페이스 회로는 제1도에 도시된 바와 같이, 사운드 카드를 내장한 피씨(PC)에서 뮤직 시퀀서 프로그램(Music Sequencer Program)을 이용하여 음악을 연주할 때나 사운드가 지원되는 피씨 게임을 할 때 또는 외부 악기로 연주 한 연주 데이타를 피씨의 뮤직 시퀀서 프로그램에 기록하고자 할 때 피씨(PC)와 음원 모듈이나 전자 악기같은 사운드 소스 상호간을 접속시키므로써 사용자가 사운드를 즐길 수 있게 한다.A typical MIDI interface circuit is shown in FIG. 1 when playing music using a music sequencer program on a PC having a sound card, or playing a PC game with sound. When you want to record performance data played on an external instrument into the PC's music sequencer program, you can enjoy sound by connecting PCs with sound sources such as sound module or electronic instrument.

즉, 미디 인터페이스 회로는 악기와 악기 상호간에 데이타를 전송하는 동작을 수행하는 것이다.In other words, the MIDI interface circuit performs an operation of transmitting data between the instrument and the instruments.

이러한 미디 인터페이스 회로는 피씨(PC)에서의 재생 데이타를 병렬로 입력받아 직렬 데이타로 변활한 후 31.25Kbps 의 전송 속도로 사운드 소스를 전송하게 된다.The MIDI interface circuit receives the playback data from the PC in parallel, converts it into serial data, and transmits a sound source at a transmission rate of 31.25 Kbps.

그리고, 미디 인터페이스 회로는 사운드 소스에서 31.25Kbps 의 전송 속도로 입력되는 직렬 데이타를 병렬 데이타로 변환한 후 피씨(PC)의 뮤직 시퀀서 프로그램이 기록될 수 있도록 피씨(PC)에 전송하게 된다.The MIDI interface circuit converts serial data input at a transmission rate of 31.25 Kbps from the sound source into parallel data and transmits the same to the PC so that the music sequencer program of the PC can be recorded.

상기와 같은 동작을 수행함에 있어 피씨(PC)는 시퀀서 프로그램 또는 게임등을 실행할 때 미디 인터페이스 회로가 있는지 인식하기 위하여 명령 데이타를 그 미디 인터페이스 회로에 출력하게 되며 상기 미디 인터페이스 회로는 필요에 따라 인식을 하였다는 표시로 인식 데이타(ACK DATA)를 상기 피씨(PC)에 전송하게 된다.In performing the above operation, the PC outputs command data to the MIDI interface circuit in order to recognize whether there is a MIDI interface circuit when executing a sequencer program or game, and the MIDI interface circuit recognizes the recognition as necessary. The acknowledgment data ACK DATA is transmitted to the PC.

종래의 미디 인터페이스 회로는 제2도에 도시된 바와 같이, 음원 데이타를 일시 저장하는 버퍼 램(RAM)(102)과, 피씨(108)의 병렬 데이타를 래치시키는 래치 데이타 입력부(104)와, 이 래치 데이타 입력부(104)의 출력을 상기 버퍼 램(102)에 일시 저장한 후 음원 발생부(107)에 직렬 데이타로 전송하는 마이크로 컴퓨터(101)와, 이 마이크로 컴퓨터(101)가 상기 버퍼 램(102)에 일시 저장한 상기 음원 발생부(107)의 음원 데이타를 래치하여 상기 피씨(108)에 병렬 데이타로 출력하는 래치 데이타 출력부(105)와, 음원 데이타 전송을 위하여 상기 마이크로 컴퓨터(101)가 실행하는 제어 프로그램을 저장하는 프로그램 롬(ROM)(103)과, 상기 피씨(108)의 제어 신호에 따라 상기 마이크로 컴퓨터(101)에 제어 신호( 를 출력하고 상기 마이크로 컴퓨터(101)이 요구 신호(IRQ)를 상기 피씨(108)에 출력하는 제어 로직부(106)로 구성된다.The conventional MIDI interface circuit includes a buffer RAM 102 for temporarily storing sound source data, a latch data input unit 104 for latching parallel data of the PC 108, as shown in FIG. The microcomputer 101 which temporarily stores the output of the latch data input unit 104 in the buffer RAM 102 and then transmits the serial data to the sound source generator 107 as serial data. A latch data output unit 105 for latching sound source data of the sound source generator 107 temporarily stored in 102 and outputting the parallel data to the PC 108, and the microcomputer 101 for sound source data transmission. A program ROM (ROM) 103 for storing a control program to be executed and a control signal of the PC 108. According to the control signal to the microcomputer 101 ( And a control logic section 106 for outputting the signal and outputting the request signal IRQ to the PC 108.

이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the conventional circuit as follows.

먼저, 미디 데이타를 전송하는 경우 마이크로 컴퓨터(101)는 직렬 통신의 속도를 31.25Kbps가 되도록 세팅하고 피씨(108)에서 시퀀서 프로그램이나 게임 프로그램을 실행함에 따라 회로의 접속이 되었는지를 확인하기 위하여 명령 데이타를 출력하는지 판별하게 된다.First, when transmitting the MIDI data, the microcomputer 101 sets the serial communication speed to 31.25 Kbps and executes the sequencer program or the game program in the PC 108 to check whether the circuit is connected. It is determined whether to output

이때, 피씨(108)는 제어 로직부(106)를 통해 상태 비트(D6)를 읽어 로우이면 명령 데이타를 마이크로 컴퓨터(101)으로 출력한 후 그 마이크로 컴퓨터(101)에서 인식신호(ACK)가 전송되는지 판별하게 되고 제어 로직부(106)을 통해 상기 마이크로 컴퓨터(101)에서 인식 신호(ACK0가 전송되면 피씨(108)는 미디 인터페이스 회로가 접속되었다고 판별하게 된다.At this time, the PC 108 reads the status bit D6 through the control logic unit 106 and outputs the command data to the microcomputer 101 when it is low, and then the recognition signal ACK is transmitted from the microcomputer 101. If the recognition signal ACK0 is transmitted from the microcomputer 101 through the control logic unit 106, the PC 108 determines that a MIDI interface circuit is connected.

즉, 피씨(108)에서 출력한 제어 신호를 연산한 제어 로직부(107)는 마이크로 컴퓨터(101)에 제어 신호 를 출력하고 그 마이크로 컴퓨터(101)에서 출력된 요구 신호(IRQ)가 상기 피씨(108)에 전송되면 미디 인터페이스 동작을 수행하게 된다.That is, the control signal output from the PC 108 The control logic unit 107 that computes the control signal to the microcomputer 101 When the request signal IRQ output from the microcomputer 101 is transmitted to the PC 108, the MIDI interface operation is performed.

이에 따라, 피씨(108)에서 래치 데이타 입력부(104)에 병렬 데이타를 출력하면 프로그램 롬(103)에 저장된 제어 프로그램을 실행하는 마이크로 컴퓨터(101)는 그 병렬 데이타를 버퍼 램(102)의 2K 바이트 영역에 일시 저장한 후 31.25Kbps의 전송 속도에 맞추어 음원 발생부(107)에 직렬 데이타로 출력하게 된다.Accordingly, when the PC 108 outputs parallel data to the latch data input unit 104, the microcomputer 101 executing the control program stored in the program ROM 103 stores the parallel data in the 2K bytes of the buffer RAM 102. After temporary storage in the area, it outputs as serial data to the sound source generator 107 at a transmission rate of 31.25 Kbps.

여기서, 마이크로 컴퓨터(101)는 래치 데이타 입력부(104)에서 입력받은 데이타를 내부의 레지스터로 저장할 때 상태 비트(D6)를 하이로 하여 피씨(108)에서 데이타를 라이트하는 것을 방지하게 된다.Here, when the microcomputer 101 stores the data input from the latch data input unit 104 into an internal register, the microcomputer 101 sets the status bit D6 high to prevent the PC 108 from writing data.

그리고, 음원 발생부(107)에서 31.25Kbps의 전송 속도로 직렬 데이타를 출력하면 마이크로 컴퓨터(101)는 내부 레지스터에 저장한 후 버퍼 램(102)의 256 바이트 영역에 저장하게 된다.When the sound source generator 107 outputs serial data at a transmission rate of 31.25 Kbps, the microcomputer 101 stores the data in an internal register and stores the data in a 256 byte area of the buffer RAM 102.

이때, 미이크로 컴퓨터(101)은 버퍼 램(102)에 저장된 데이타를 래치 데이타 출력부(105)에 전송한 후 피씨(108)가 데이타를 리드할 수 있도록 상태 비트(D7)를 로우로 함과 동시에 요구 신호(IRQ)를 하이로 하게 된다.At this time, the microcomputer 101 transmits the data stored in the buffer RAM 102 to the latch data output unit 105 and sets the status bit D7 low so that the PC 108 can read the data. At the same time, the request signal IRQ is made high.

따라서, 피씨(108)는 래치 데이타 출력부(105)를 통하여 병렬 데이타를 입력받아 신호 처리함에 따라 사용자에게 사운드를 제공하게 된다.Accordingly, the PC 108 receives a parallel data through the latch data output unit 105 and processes the signal to provide a sound to the user.

이 후, 피씨(108)가 래치 데이타 출력부(105)에서 데이타를 리드해가면 상태 비트(D7)를 하이로 하고 요구 신호(IRQ0를 로우로 하므로써 상기 피씨(108)의 리드 동작을 방지하게 된다.Thereafter, when the PC 108 reads data from the latch data output unit 105, the read operation of the PC 108 is prevented by setting the status bit D7 high and the request signal IRQ0 low. .

그러나, 종래에는 사운드 카드등과 같이 피씨 슬롯에서 미디 인터페이스를 사용하는 경우 카드 내에 구현되는 소자가 증가하여 공간을 많이 차지하므로 다른 기능을 부가가 어렵고 또한, 가격 상승의 원인이 되는 단점이 있었다.However, in the related art, when the MIDI interface is used in the PC slot, such as a sound card, the number of elements implemented in the card increases, thus occupying a lot of space, so that it is difficult to add other functions and cause a price increase.

특히, 종래에는 고가의 마이크로 컴퓨터를 구비하여야 하므로 가격 상승 요인을 제거하는 것이 어렵다.In particular, it is difficult to eliminate the price increase factor in the prior art because it must be equipped with an expensive microcomputer.

따라서, 본 발명은 상기와 같은 종래의 단점을 개선하기 위하여 피씨(PC)와 음원 소스 상호간에 미디 데이타를 전송하는 미디 인터페이스 회로를 하드웨어로 구성하여 원-칩(ONE-CHIP)화함으로써 종래의 마이크로 컴퓨터를 대치하고 카드 내의 구현 공간을 감소시켜 다른 기능의 부가를 용이하게 함과 아울러 단가를 절감시킬 수 있는 피씨(PC)의 미디 인터페이스 회로를 창안한 것이다.Therefore, in order to improve the above-mentioned disadvantages, the present invention provides a conventional microcomputer by configuring a MIDI interface circuit that transmits MIDI data between a PC and a sound source as hardware and making it one-chip. The company created the PC's MIDI interface circuit, which replaces a computer and reduces the implementation space on the card, facilitating the addition of other functions and reducing the cost.

본 발명은 상기와 같은 목적을 달성하기 위하여 음원 생성 수단과 데이타의 입출력을 수행하는 데이타 통신 수단과, 피씨의 구동 명령을 연산하여 인터페이싱 가능 여부의 판단에 따라 제어 신호를 출력하는 명령 처리 수단과, 이 명령 처리 수단의 제어에 따라 상기 피씨에서 전송되는 재생 데이타를 병렬에서 직렬로 변환함과 아울러 상기 음원 생성 수단에 출력하기 위하여 상기 데이타 통신 수단에 전송하는 송신 데이타 처리 수단과, 상기 명령 처리 수단의 제어에 따라 상기 데이타 통신 수단의 출력인 상기 음원 생성 수단의 기록 데이타를 직렬에서 병렬로 변환함과 아울러 상기 피씨에 전송하는 수신 데이타 처리 수단으로 구성한다.The present invention provides a sound source generating means and data communication means for performing input and output of the data, command processing means for calculating a drive command of the PC and outputting a control signal in accordance with the determination of the interfacing, to achieve the above object; Under the control of the command processing means, the transmission data processing means for converting the reproduction data transmitted from the PC from parallel to serial and transmitting the data to the data communication means for output to the sound source generating means, and the command processing means According to the control, it consists of reception data processing means for converting the recording data of the sound source generating means, which is the output of the data communication means, from serial to parallel and transmitting to the PC.

상기 송신 데이타 처리 수단과 상기 수신 데이타 처리 수단은 데이타의 전송 포맷 변환을 원활하게 하기 위하여 각기 버퍼 램을 내장하여 구성한다.The transmission data processing means and the reception data processing means each have a built-in buffer RAM in order to facilitate the transfer format conversion of the data.

이하, 본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings of the present invention will be described.

제3도는 본 발명의 실시예의 블럭도로서 이에 도시한 바와 같이, 음원 발생부(6)와 데이타의 입출력을 수행하는 데이타 통신부(4)와, 피씨(PC)(5)의 구동 명령을 연산하여 인터페이싱 가능 여부를 판단하는 명령 처리부(1)와, 이 명령 처리부(1)의 제어에 따라 상기 피씨(5)의 재생 데이타를 상기 데이타 통신부(4)를 통해 상기 음원 발생부(6)에 전송하는 출력하는 송신 데이타 처리부(2)와, 상기 명령 처리부(1)의 제어에 따라 상기 음원 생성부(6)의 기록 데이타를 상기 데이타 통신부(4)에서 입력받아 상기 피씨(5)로 전송하는 수신 데이타 처리부(3)로 구성한다.3 is a block diagram of an embodiment of the present invention, as shown therein, which calculates driving commands of the data communication unit 4 and the PC 5 to perform input / output of data with the sound source generator 6 A command processor (1) for determining whether or not an interface is possible, and transmitting the reproduction data of the PC (5) to the sound source generator (6) through the data communication unit (4) under the control of the command processor (1). Under the control of the transmission data processing unit 2 and the command processing unit 1 to output the received data received from the data communication unit 4 by receiving the recording data of the sound source generation unit 6 and transmitting the received data to the PC 5. It consists of the process part 3.

상기 데이타 통신부(4)는 비동기 직렬 통신칩인 8250A 로서 직렬 통신 포멧을 맞추기 위하여 ST90R50 CPU 를 사용한다.The data communication unit 4 uses the ST90R50 CPU as an 8250A which is an asynchronous serial communication chip to match the serial communication format.

상기 명령 처리부(1)는 제4도에 도시한 바와 같이, 피씨(PC)(5)의 제어 신호를 디코딩하여 명령 데이타 를 출력하는 어드레스 디코더(11)와, 이 어드레스 디코더(11)의 명령 데이타 를 처리하여 송신 데이타 처리부(2) 및 수신 데이타 처리부(3)를 제어하는 명령 데이타 처리단(12)으로 구성한다.As shown in FIG. 4, the command processor 1 controls the PC 5 control signal. Decode the command data Decoder 11 for outputting the data, and command data of the address decoder 11; And a command data processing stage 12 which controls the transmission data processing section 2 and the reception data processing section 3 by processing.

상기 명령 데이타 처리단(12)은 상태 비트(COMD6) 와 송신 데이타 처리부(3)의 상태 비트(TXD6)를 논리 합하여 상태 비트(STATUS-D6)를 출력하게 된다.The command data processing stage 12 logically sums the status bit COMD6 and the status bit TXD6 of the transmission data processing section 3 to output the status bits STATUS-D6.

상기 송신 데이타 처리부(2)는 제5도에 도시한 바와 같이, 명령 처리부(1)의 제어 신호(DATA-WR)에 따라 피씨(PC)(5)의 데이타를 홀딩하여 데이타 통신부(4)에 출력하는 래치(13)와, 이 래치(13)의 출력 데이타를 일시 저장하는 송신 램(14)과, 상기 명령 처리부(1)의 제어 신호(DATA-WR)및 상기 데이타 통신부(4)의 인터럽트 신호(INTR)를 연산하여 상기 래치(13) 및 송신 램(14)을 제어하는 송신 제어단(15)으로 구성한다.As shown in FIG. 5, the transmission data processing section 2 holds the data of the PC 5 in accordance with the control signal DATA-WR of the command processing section 1 and transmits the data to the data communication section 4, as shown in FIG. An output latch 13, a transmission RAM 14 for temporarily storing the output data of the latch 13, an interrupt of the control signal DATA-WR of the command processor 1 and the data communication unit 4; It consists of the transmission control stage 15 which controls the said latch 13 and the transmission RAM 14 by calculating a signal INTR.

상기 송신 램(14)은 2048바이트(2K 바이트)의 크기를 갖는 메모리이다.The transmission RAM 14 is a memory having a size of 2048 bytes (2K bytes).

상기 수신 데이타 처리부(3)는 제6도에 도시한 바와 같이, 데이타 통신부(4)의 출력 데이타를 일시 저장하는 수신 램(18)과, 이 수신 램(18)의 저장 데이타를 상기 명령 처리부(4)의 제어 신호에 따라 홀딩하여 피씨(PC)(5)에 출력하는 래치(17)와, 상기 명령 처리부(1)의 제어 신호와 요구 신호(IRQ)및 상태 비트에 따른 제어 신호(3FF0,374RFC)를 연산하여 상기 래치(16) 및 수신 램(17)을 제어하는 수신 제어단(16)과, 상기 데이타 통신부(4)의 인터럽트 신호(INTR)를 연산하여 수신 또는 송신 인터럽트를 판별하는 인터럽트 판별단(19)으로 구성한다.As shown in FIG. 6, the reception data processing section 3 includes a reception RAM 18 that temporarily stores output data of the data communication section 4, and stores the data stored in the reception RAM 18 in the command processing section. 4), control signal And a latch signal 17 to be held and output to the PC 5 and the control signal of the command processor 1 And a reception control stage 16 for calculating the control signals 3FF0 and 374RFC according to the request signal IRQ and the status bits to control the latch 16 and the reception RAM 17, and the data communication section 4 The interrupt discrimination stage 19 is configured to calculate the interrupt signal INTR to discriminate the reception or transmission interrupt.

상기 수신 램(17)은 256바이트의 크기를 갖는 메모리이다.The receiving RAM 17 is a memory having a size of 256 bytes.

이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured in this way in detail as follows.

먼저, 시퀀시 프로그램이나 게임을 실행할 때 피씨(5)는 미디 인터페이스 회로의 접속 여부를 확인하기 위하여 명령 처리부(1)에 명령 데이타를 출력하는데, 상기 명령 처리부(1)는 필요에 따라 인식 신호(ACK FE)를 상기 피씨(5)에 출력하게 된다.First, when executing a sequence program or game, the PC 5 outputs command data to the command processor 1 in order to confirm whether or not the MIDI interface circuit is connected. ACK FE) is output to the PC 5.

이때, 명령 처리부(1)는 피씨(5)의 입출력 제어 신호(ALE)를 어드레스 디코더(11)가 디코딩하여 제어 명령을 송신 데이타 처리부(2)에 출력하고 제어 명령을 수신 데이타 처리부(3)에 출력하며 제어 명령을 명령 데이타 처리단(12)에 출력하게 된다.At this time, the command processing unit 1 receives the input / output control signal of the PC 5. (ALE) is decoded by the address decoder 11 to control the instruction Is sent to the transmission data processing section 2 and a control instruction Is output to the received data processing unit 3 and a control instruction Is output to the command data processing stage 12.

이에 따라, 어드레스 디코더(11)의 제어 명령이 입력된 명령 데이타 처리단(12)은 피씨(5)의 명령 데이타(D0-D7)를 연산하여 인식 신호(ACK FE)를 상기 피씨(5)에 출력하고 아울러 상태 비트(STATUS-D7)및 요구 신호(IOQ)를 처리하기 위한 제어 비트(X3FFO)(374RFC)를 수신 데이타 처리부(3)에 출력하게 된다.Accordingly, the control instruction of the address decoder 11 The input command data processing stage 12 calculates the command data D0-D7 of the PC 5, outputs the recognition signal ACK FE to the PC 5, and also sends the status bits STATUS-D7 and The control bit (X3FFO) 374RFC for processing the request signal IOQ is outputted to the reception data processing section 3.

상기와 같은 명령 처리부(1)는 명령(3F, FF)에 대하여 인식 신호(ACK FE)를 전송하게 된다.The command processor 1 transmits the recognition signal ACK FE to the commands 3F and FF.

이때, 초기에 입력된 명령(3F)에 대하여 인식 신호(ACK FE)를 전송하였을 경우에는 이 후 처음 입력되는 명령(FF)에 대해서는 인식 신호(ACK FE)를 전송하지 않는다.In this case, when the recognition signal ACK FE is transmitted with respect to the initially input command 3F, the recognition signal ACK FE is not transmitted with respect to the first command FF input thereafter.

그리고, 초기에 입력되는 명령(3F)의 경우를 제외한 명령(FF)에 대하여는 무조건 인식 신호(ACK FE)를 전송하게 되며 또한, 명령(FF) 이 후의 임의의 명령에 대해서도 인식 신호(ACK FE)를 전송하게 된다.In addition, the recognition signal ACK FE is unconditionally transmitted to the command FF except for the initial input command 3F, and the recognition signal ACK FE also applies to any command after the command FF. Will be sent.

여기서, 명령중 3F 는 통신(UART) 모드임을 확인하는 것이고 FF는 리세트임을 표시하는 것이다.Here, 3F of the command confirms that the communication (UART) mode and FF indicates that it is a reset.

또한, 명령 처리부(1)의 제어 신호에 의하여 송신 데이타 처리부(2) 와 수신 데이타 처리부(3)가 동작을 하 때 데이타 통신부(4)는 외부의 음원 발생부(6)와 데이타 입출력을 수행하게 된다.In addition, when the transmission data processing unit 2 and the reception data processing unit 3 operate by the control signal of the command processing unit 1, the data communication unit 4 performs data input / output with the external sound source generation unit 6. do.

이러한 데이타 통신부(4)는 미디 직렬 데이타 포멧 및 31.25Kbps의 전송 속도로 직렬 데이타를 외부로 전송하기 위하여 비동기 직렬 통신용 칩인8250A UART 로 구성하며 그 직렬 통신 포멧을 맞추기 위하여 ST90R50 CPU 를 사용하게 된다.This data communication unit 4 is composed of 8250A UART, which is a chip for asynchronous serial communication, to transmit serial data to the external device at the transmission speed of 31.25 Kbps and uses the ST90R50 CPU to match the serial communication format.

여기서, 미디 데이타 포멧은 시작 비트 1(로우), 데이타 비트 8, 스톱 비트 1(하이)로써 총 10비트이며 데이타 비트를 하위 비트에서 상위비트이 순으로 나열되어진다.Here, the MIDI data format is a start bit 1 (low), a data bit 8, and a stop bit 1 (high) in total of 10 bits, and the data bits are arranged in order from the lower bits to the upper bits.

이때, 데이타 통신부(4)에서 인터럽트가 발생하면 수신 데이타 처리부(3)는 어드레스(ADDR 02H)의 인터럽트 인식 레지스터의 내용을 읽어 인터럽트 모드를 확인하는데, 만약, 비트 2가 하이이면 수신 처리를 수행하고 비트 1이 하이이면 송신 처리를 수행하게 된다.At this time, when an interrupt occurs in the data communication unit 4, the receiving data processing unit 3 reads the contents of the interrupt recognition register of the address ADDR 02H to check the interrupt mode. If bit 2 is high, the receiving process is performed. If bit 1 is high, then transmit processing is performed.

한편, 미디 직렬 데이타는 10 비트로 구성되어 31.25Kbps의 속도로 전송되므로 1바이트의 데이타가 수신되거나 송신되는데 소요되는 시간은 320μsec 가 된다.On the other hand, since the MIDI serial data is composed of 10 bits and transmitted at a speed of 31.25 Kbps, the time required for receiving or transmitting one byte of data is 320 μsec.

따라서, 수신 인터럽트인 경우 수신 데이타 처리부(3)는 320μ sec이내에 데이타 통신부(4)의 데이타를 읽어 들이는데 이는 수신 데이타 처리부(3)가 데이타를 읽어 들이지 않으면 다음에 들어오는 직렬 데이타와 중복되어 데이타가 유실되기 때문이다.Therefore, in the case of a reception interrupt, the reception data processing unit 3 reads data of the data communication unit 4 within 320μ sec. Because it is lost.

그리고, 송신 인터럽트인 경우 소정 시간(320μsec) 이내에 송신 데이타 처리부(2)는 데이타를 데이타 통신부(4)에 전송하여야 한다.In the case of a transmission interrupt, the transmission data processing unit 2 must transmit the data to the data communication unit 4 within a predetermined time (320 mu sec).

이때, 데이타 통신부(4)는 초기화되었을 때 송신 인터럽트를 한번 인에이블시키나 송신 데이타 처리부(2)에서 전송할 데이타가 없으므로 초기화 후 처음 발생하는 송신 인터럽트는 무시하게 되고 초기화 이 후에는 송신 데이타 처리부(2)에서 데이타를 수신하여야만 송신 인터럽트를 발생시키게 된다.At this time, the data communication unit 4 enables the transmission interrupt once when it is initialized, but since there is no data to be transmitted from the transmission data processing unit 2, the transmission interrupt occurring after the initialization is ignored, and after the initialization, the transmission data processing unit 2 Only when data is received in the terminal will the transmit interrupt be generated.

따라서, 송신 데이타 처리부(2)는 시퀀서 프로그램이나 게임 프로그램에서의 재생 데이타를 수신할 때 처음의 데이타는 데이타 통신부(4)에 전송하고 그 다음부터는 상기 데이타 통신부(4)에서 송신 인터럽트를 받은 후 소정 시간(320μsec) 이내에 데이타를 전송하게 된다.Therefore, when the transmission data processing unit 2 receives the reproduction data from the sequencer program or the game program, the first data is transmitted to the data communication unit 4, and then after receiving the transmission interrupt from the data communication unit 4, the predetermined data is received. The data will be transferred within the time (320 μsec).

그리고, 송신 인터럽트가 인에이블되었을 때 전송할 데이타가 없으면 송신 데이타 처리부(2)는 초기와 동일하게 동작하게 된다.When there is no data to be transmitted when the transmission interrupt is enabled, the transmission data processing unit 2 operates in the same manner as the initial stage.

한편, 데이타 통신부(4)는 평상시에는 음원 발생부(6)로 출력되는 미디 출력(MIDE OUT)을 하이 상태로 유지한다.On the other hand, the data communication unit 4 usually keeps the MIDI output MIDE OUT output to the sound source generator 6 high.

상기와 같이 명령 처리부(1)가 인식 신호(ACK FE)를 출력하여 피씨(5)가 미디 인터페이스 회로의 접속을 확인함에 의하여 시퀀서 프로그램이나 미디 지원 게임을 실행함에 따른 재생 데이타를 출력할 때 상기 명령 처리부(1)에서 라이트 신호를 입력받은 송신 데이타 처리부(2)는 상기 피씨(5)의 재생 데이타를 직렬 데이타로 변환하여 데이타 통신부(4)에 전송하므로써 음원 발생부(6)로 미디 출력(MIDI OUT)을 송신하게 되는데, 이러한 송신 데이타 처리부(2)의 데이타 처리동작을 설명하면 다음과 같다.As described above, when the command processor 1 outputs the recognition signal ACK FE and the PC 5 confirms the connection of the MIDI interface circuit, the command processor 1 outputs the playback data according to the execution of the sequencer program or the MIDI support game. The write signal in the processor 1 The transmission data processor (2) receiving the input converts the reproduction data of the PC (5) into serial data and transmits the MIDI output (MIDI OUT) to the sound source generator (6) by transmitting the data to the data communication unit (4). The data processing operation of the transmission data processing section 2 will be described below.

먼저, 송신 데이타 처리부(2)는 명령 처리부(1)의 데이타 라이트 신호를 입력받으면 래치(13)가 피씨(5)의 재생 데이타를 저장하며 아울러 송신 제어단(15)가 상기 명령 처리부(1)의 데이타 라이트 신호및 데이타 통신부(4)의 인터럽트 신호(INTR) 그리고 수신 데이타 처리부(3)의 송신 신호(TXRAM)를 연산함에 의해 상태 비트(TXD6)를 하이로 하여 명령 처리부(1)에 궤환시키고 라이트 신호를 데이타 통신부(4)에 출력하여 송신 인터럽트를 발생시키게 한다.First, the transmission data processing unit 2 performs a data write signal of the command processing unit 1. Is received, the latch 13 stores the reproduction data of the PC 5 and the transmission control stage 15 transmits the data write signal of the command processor 1. And the status bit TXD6 is made high by calculating the interrupt signal INTR of the data communication section 4 and the transmission signal TXRAM of the reception data processing section 3, and the feedback signal is fed back to the instruction processing section 1 to write the signal. Is output to the data communication section 4 so as to generate a transmission interrupt.

여기서, 송신 제어단(15)가 상태 비트(TXD6)를 하이로 하여 명령 처리부(1)에 궤환시키는 것은 데이타 처리 기간동안 피씨(5)가 데이타 라이트를 위한 신호를 입력시키지 못하도록 하기 위한 것이다.Here, the transmission control stage 15 sets the status bit TXD6 high to feed back the command processor 1 so that the PC 5 signals for data write during the data processing period. This is to prevent typing.

이때, 송신 제어단(15)는 현재의 다른 모든 데이타 처리 즉, 피씨 데이타 리드, 수신 인터럽트, 송신 인터럽트등의 처리중이 아닐 경우 래치(13)의 데이타를 송신램(14)에 저장하도록 상기 래치(13) 및 송신 램(14)을 제어하고 데이타 통신부(4)로 부터 송신 인터럽트의 입력을 대기하며 아울러 상태 비트(TXD6)를 로우로 출력하여 피씨(50가 데이타 아리트를 할 수 있도록 한다.At this time, the transmission control stage 15 stores the data of the latch 13 in the transmission RAM 14 when it is not in the process of processing all other current data, that is, a PC data read, a reception interrupt, a transmission interrupt, or the like. (13) and the transmission RAM 14, and waits for the input of the transmission interrupt from the data communication section 4, and outputs the status bit (TXD6) low so that the PC (50) can be data arite.

그러나, 데이타 통신부(4)는 초기화가 되면 송신 인터럽트를 발생시키나 송신 데이타 처리부(2)가 초기에는 전송할 데이타가 없기 때문에 송신 인터럽트를 무시하게되고 송신 인터럽트를 발생시킨 경우에는 데이타가 입력되어야만 다음의 송신 인터럽트를 발생시키게 된다.However, the data communication unit 4 generates a transmission interrupt when it is initialized, but since the transmission data processing unit 2 initially has no data to transmit, it ignores the transmission interrupt. When the transmission interrupt is generated, data must be input before the next transmission. It will generate an interrupt.

따라서, 송신 데이타 처리부(2)는 초기의 피씨 데이타 라이트일 경우 래치(13)에서 데이타를 받아 송신 램(14)에 일시 저장한 후 데이타 통신부(4)로 데이타를 전송하고 상태 비트(TXD6)를 로우로 하게 된다.Therefore, in the case of the initial PC data write, the transmission data processing section 2 receives the data from the latch 13, temporarily stores the data in the transmission RAM 14, transmits the data to the data communication section 4, and sends the status bit TXD6. Will be low.

그리고, 다음 과정부터는 송신 데이타 처리부(2)는 데이타 통신부(4)로부터 송신 인터럽트를 받는 경우에만 소정 시간 (320μsec) 이내에 피씨(5)의 재생 데이타를 상기 데이타 통신부(4)로 전송하게 된다.From the next process, the transmission data processing unit 2 transmits the reproduction data of the PC 5 to the data communication unit 4 within a predetermined time (320 mu sec) only when receiving the transmission interrupt from the data communication unit 4.

즉, 송신 데이타 처리부(2)는 초기의 피씨 데이타 라이트가 아닌 경우에는 데이타 라이트 신호가 뜨면 상태 비트(TXD6)를 하이로 하며 아울러 래치(13)에 데이타가 저장된 후 데이타 버스가 점유되지 않았을 때 데이타를 송신 램(14)으로 전송하고 이 후, 상태 비트(TXD6)를 로우로 하여 피씨(5)가 데이타를 라이트할 수 있도록 한다.That is, the transmission data processing section 2 is a data write signal when it is not the initial PC data write. Is displayed, the status bit TXD6 is set high, and when data is stored in the latch 13, the data is transferred to the transmission RAM 14 when the data bus is not occupied. Then, the status bit TXD6 is set low. Allow PC 5 to write data.

다시 말하면, 송신 데이타 처리부(2)는 초기에 입력된 데이타를 전송한 후 데이타 통신부(4)로부터 송신 인터럽트를 대기하고 있다가 인터럽트가 뜨면 상태 비트(TXD6)를 하이로 만들어 송신 램(14)의 데이타를 데이타 통신부(4)로 전송하고 이후 상태 비트(TXD6)를 로우로 한다.In other words, the transmission data processing section 2 waits for the transmission interrupt from the data communication section 4 after transmitting the data initially inputted, and sets the status bit TXD6 high when the interrupt occurs. The data is transferred to the data communication section 4, and then the status bit TXD6 is set low.

여기서, 인터럽트가 뜰때에도 상태 비트(TXD6)를 제어하는 것은 피씨(5)의 데이타 라이트 와 인터럽트가 동시에 발생하여 데이타 버스에서 데이타의 충돌을 피하기 위함이다.Here, the status bit TXD6 is controlled even when an interrupt occurs so that the data write of the PC 5 and the interrupt occur simultaneously to avoid a data collision on the data bus.

또한, 이와같은 과정을 반복하여 데이타를 처리할 때 송신 데이타 처리부(2)는 데이타 통신부(1)가 송신 인터럽트를 송신 데이타 처리부(2)에 주어도 더 이상 보낼 데이타가 없을 경우에는 그 다음의 데이타 처리를 초기의 피씨 데이타 라이트와 동일하게 수행한다.Further, when processing data by repeating such a process, the transmission data processing section 2, if the data communication section 1 sends a transmission interrupt to the transmission data processing section 2 and there is no more data to send, the next data processing. Is performed the same as the initial PC data write.

이에 따라, 송신 데이타 처리부(2)가 피씨(5)에서 받은 병렬 데이타를 직렬 데이타로 변환하면 데이타 통신부(4)가 그 직렬 데이타를 31.25Kbps의 전송 속도로 외부의 음원 발생부(6)에 전송하게 된다.Accordingly, when the transmission data processing unit 2 converts the parallel data received from the PC 5 into serial data, the data communication unit 4 transmits the serial data to the external sound source generator 6 at a transmission rate of 31.25 Kbps. Done.

여기서, 송신 데이타 처리부(2)의 송신 램(14)은 2048 바이트의 크기로서 데이타의 전송 속도를 제어하게 된다.Here, the transmission RAM 14 of the transmission data processing section 2 controls the data transmission speed with a size of 2048 bytes.

상기와 같이 송신 데이타 처리부(2)에 의하여 피씨(5)의 재생 데이타가 음원 발생부(6)에 출력된 후 그 음원 발생부(6)에서 출력된 기록 데이타가 데이타 통신부(4)를 통해 수신 데이타 처리부(3)에 입력되면 상기 수신 데이타 처리부(3)는 그 기록 데이타를 피씨(5)에 전송하여 시퀀서 프로그램에 기록하게 한다.As described above, the reproduction data of the PC 5 is outputted to the sound source generator 6 by the transmission data processor 2 and then the recorded data output from the sound source generator 6 is received through the data communication unit 4. When input to the data processing unit 3, the received data processing unit 3 transmits the recorded data to the PC 5 to record in the sequencer program.

즉, 음원 발생부(6)의 출력된 데이타를 입력받은 데이타 통신부(4)가 인터럽트를 발생시키면 수신 데이타 처리부(3)는 인터럽트 판별단(19)에서 인터럽트 인식 레지스터의 내용을 확인하여 인터럽트 소스가 수신인지 전송인지 확인하는데, 비트(DA3)가 하이이면 수신이고 비트(DA2)가 하이이면 송신으로 판별하게 된다.That is, when the data communication unit 4 which receives the output data of the sound source generator 6 generates an interrupt, the reception data processing unit 3 checks the contents of the interrupt recognition register at the interrupt determination stage 19 to determine the interrupt source. If bit DA3 is high, it is received. If bit DA2 is high, transmission is determined.

이때, 수신 인터럽트가 발생한 경우 수신 데이타 처리부(3)는 데이타 통신부(4)에서 출력된 데이타를 256바이트의 크기를 갖는 수신 램(18)에 저장하는데, 한 바이트의 데이타가 입력되는데 320μsec가 소요되므로 수신 인터럽트가 발생하면 수신 데이타 처리부(3)는 320μsec 이내에 데이타 통신부(4)로부터 데이타를 읽어와야 한다.At this time, when a reception interrupt occurs, the reception data processing unit 3 stores the data output from the data communication unit 4 in the reception RAM 18 having a size of 256 bytes, and it takes 320 μsec to input one byte of data. When a reception interrupt occurs, the reception data processing section 3 must read data from the data communication section 4 within 320 µsec.

이에 따라, 피씨(5)의 제어 신호(IOR)에 의하여 명령 처리부(1)에서 데이타 리드 신호가 발생하면 즉시 데이타를 상기 피씨(5)로 전송하여야 하므로 수신 제어단(16)는 수신 램(18)에 데이타가 저장된 경우 그 데이타를 래치(17)에 옮긴 후 상기 명령 처리부(1)의 데이타 리드 신호를 대기하게 된다.As a result, the command processing unit 1 receives the data read signal by the control signal IOR of the PC 5. When the data is stored in the receiving RAM 18, the reception control stage 16 transfers the data to the latch 17 immediately after the data is generated. Lead signal Will wait.

그리고, 수신 데이타 처리부(3)의 수신 제어단(16)은 수신 램(18)에서 래치(17)로 데이타를 옮겨 놓은 후 피씨(5)가 데이타를 읽어 갈 수 있도록 상태 비트(STATUS-D7)를 로우로 만들고 요구 신호(IRQ)를 하이로 만든다.Then, the reception control stage 16 of the reception data processing section 3 transfers the data from the reception RAM 18 to the latch 17, and then sends a status bit (STATUS-D7) for the PC 5 to read the data. Set low and the request signal IRQ high.

여기서, 인터럽트 후 데이타 리드 신호를 대기하는 것은 인터럽트와 데이타 리브 신호가 동시에 발생하여 중복될 경우 데이타의 손실이 발생할 수 있으므로 데이타 버스의 충돌을 방지하기 위한 것이다.Where the data read signal after the interrupt Waiting for interrupts and data rib signals This is to prevent data bus collisions because data loss can occur if two or more occur at the same time.

이 때, 피씨(5)가 래치(17)에 있는 데이타를 리드해 갈 때 수신 제어단(16)은 상태비트(STATUS-D7)를 하이로 하고 동시에 요구 신호(IRQ)를 로우로 하므로써 상기 피씨(5)가 데이타 리드 신호를 또 발생시키지 않도록 한다.At this time, when the PC 5 reads the data in the latch 17, the reception control stage 16 sets the status bit STATUS-D7 high and at the same time the request signal IRQ low. (5) does not generate the data read signal again.

이에 따라, 수신 램(18)에 데이타가 저장되어 있으면 수신 제어단(16)은 래치(17)로 데이타를 이동시키고 이 후, 피씨(5)가 다시 데이타를 리드해 갈 수 있도록 상태 비트(STATUS-D7)로 로우함과 아울러 요구 신호(IRQ)는 하이로 만들게 된다.Accordingly, if data is stored in the receiving RAM 18, the receiving control stage 16 moves the data to the latch 17, and then the status bit STATUS so that the PC 5 can read the data again. At D7), the request signal IRQ is made high.

따라서, 수신 데이타 처리부(3)는 상기와 같은 동작을 반복함에 의하여 음원 발생부(6)의 기록 데이타를 피씨(5)에 전송하여 시퀀서 프로그램에 기록하게 된다.Therefore, the reception data processing unit 3 transmits the recording data of the sound source generator 6 to the PC 5 by repeating the above operation and records the sequence data in the sequencer program.

그리고, 상태 비트(STATUS-D7)와 요구 신호(IRQ)의 처리는 명령 처리부(1)에서 인식 신호(ACK)를 피씨(5)로 전송할 때와 동일하다.The processing of the status bits STATUS-D7 and the request signal IRQ is the same as when the command processor 1 transmits the recognition signal ACK to the PC 5.

상기에서 상세히 설명한 바와 같이 동작하는 본 발명은 피씨(PC)와 외부 음원소스 상호간의 미디 데이타 전송을 위한 회로를 간단한 하드웨어로 구성하여 원칩 ASIC 화함으로써 종래의 마이크로 컴퓨터를 대치할 수 있고 이로 인해 피씨(PC) 슬롯에 사용하는 사운드 카드등에 구현할 때 공간을 감소시킬 수 있어 다른 기능을 용이하게 부가할 수 있고 또한, 제조 단가를 절감시킬 수 있는 효과가 있다.The present invention operating as described in detail above can replace a conventional microcomputer by constructing a circuit for transmitting MIDI data between a PC and an external sound source with simple hardware and converting the conventional microcomputer into a one-chip ASIC. When it is implemented in a sound card used in a PC) slot, space can be reduced, so that other functions can be easily added, and manufacturing cost can be reduced.

Claims

A sound source generating means and data communication means for performing input / output of data, command processing means for calculating a drive command of a PC and outputting a control signal in accordance with whether it is possible to interface with the sound, and under the control of the command processing means, Transmission data processing means for converting the reproduction data transmitted from PC in parallel to serial and outputting the data to the data communication means, and converting the recording data output from the data communication means from serial to parallel under the control of the command processing means; A MIDI interface circuit of a PC, comprising: receiving data processing means for transmitting to the PC.

2. The apparatus of claim 1, wherein the command processing means comprises an address decoder for decoding a control signal of a PC, and a command data processing unit for processing the command data of the address decoder to control the transmission data processing means and the received data processing means. MIDI interface circuit of the PC (PC), characterized in that.

The transmission data processing means according to claim 1, wherein the transmission data processing means is a control signal of the command processing means. A latch for holding the data of the PC and outputting the data to the data communication means, a transmission RAM for temporarily storing the output data of the latch, and a control signal of the command processing means. And a transmission control section for calculating the interrupt signal INTR of the data communication means to control the latch and the transmission RAM.

The reception data processing means according to claim 1, wherein the reception data processing means includes a reception RAM for temporarily storing data of the data communication means and a control signal of the command processing means. According to the present invention, characterized in that it comprises a latch for holding data of the receiving RAM and outputting the data to the PC, and a receiving safety stage for controlling the latch and the receiving RAM by calculating an interrupt signal INTR of the data communication means. PC's MIDI interface circuit.

5. The MIDI interface circuit of a PC as claimed in claim 4, wherein the reception data processing means includes an interrupt determination stage for discriminating a reception or transmission interrupt.