KR100214464B1 - Logic threshold voltage control circuit - Google Patents

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KR100214464B1 KR1019950051429A KR19950051429A KR100214464B1 KR 100214464 B1 KR100214464 B1 KR 100214464B1 KR 1019950051429 A KR1019950051429 A KR 1019950051429A KR 19950051429 A KR19950051429 A KR 19950051429A KR 100214464 B1 KR100214464 B1 KR 100214464B1
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    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits

Abstract

본 발명은 논리 문턱전압(VTH) 조절회로에 관한 것으로서, 공정 파라미터중 엔모스트랜지스터와 피모스트랜지스터의 문턱전압(VT)이 변화되면, 이를 감지하여 노아게이트의 피모스트랜지스터 또는 엔모스트랜지스터의 사이즈를 증가시켜 논리 문턱전압(VTH)을 조절함으로써, 일정한 논리 문전압(VTH), 즉 DC파라미터중 논리 1로서 인식하는 게이트의 최소 입력전압(VIH) 및 논리 0으로 인식하는 게이트의 최대 입력전압(VIL)을 항상 일정하게 유지할 수 있는 논리 문턱전압(VTH) 조절회로에 관한 것이다.The present invention relates to a logic threshold voltage (V TH ) control circuit, and when the threshold voltage (V T ) of the NMOS transistor and the PMOS transistor is changed among the process parameters, it detects this and the PMOS transistor or NMOS transistor of the NOA gate. by increasing the size by adjusting the logic threshold voltage (V TH), a constant logic gate voltage (V TH), that is gates that are recognized in a minimum input voltage of the gate (V IH) and a logic zero which is recognized as a logic one of the DC parameters It relates to a logic threshold voltage (V TH ) control circuit that can always maintain the maximum input voltage (V IL ) of the constant.

Description

논리 문턱전압(Vth) 조절회로Logic Threshold Voltage (Vth) Control Circuit

제1도는 종래의 노아게이트의 구성도.1 is a block diagram of a conventional noah gate.

제2도는 제1도에 있어서의 DC전압 특성을 나타낸 예시도.2 is an exemplary view showing the DC voltage characteristics in FIG.

제3도는 본 발명의 문턱전압 조절회로의 구성도.3 is a configuration diagram of a threshold voltage adjusting circuit of the present invention.

제4도는 제3도에 있어서 문턱전압 변화감지부의 다른 실시예.4 is another embodiment of the threshold voltage change detection unit in FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 기준전압 발생부 11, 41, 42,61 : 피모스트랜지스터10: reference voltage generator 11, 41, 42, 61: PMOS transistor

12, 21, 22, 43, 44, 62 : 엔모스트랜지스터12, 21, 22, 43, 44, 62: NMOS transistor

30 : 센스증폭기 20 : 문턱전압 감지부30: sense amplifier 20: threshold voltage detection unit

23, 24, 25 : 인버터 40 : 노아게이트23, 24, 25: Inverter 40: Noah gate

50 : 전송게이트부 60 : 문턱전압 보정부50: transmission gate unit 60: threshold voltage correction unit

51, 52, 53, 54 : 전송게이트 100 : 문턱전압 변화감지부51, 52, 53, 54: transmission gate 100: threshold voltage change detection unit

200 : 레벨변환부 300 : 논리 문턱전압조절부200: level converting unit 300: logic threshold voltage adjusting unit

R1, R2, R3, R4 : 저항R1, R2, R3, R4: Resistance

본 발명은 반도체 메모리에 관한 것으로서, 특히 트랜지스터의 문턱전압(Vt)이 변하였을 때 이를 감지하여 항상 일정한 논리 문턱전압(Vth)을 유지할 수 있는 논리 문턱전압 조절회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a logic threshold voltage adjusting circuit capable of detecting a change in the threshold voltage Vt of a transistor and always maintaining a constant logic threshold voltage Vth.

제1도는 노아게이트(NOR Gate)회로도로서, 전원전압(Vcc)과 접지사이에 피모스트랜지스터(11),(13) 및 엔모스트랜지스터(12)가 직렬로 연결되어, 상기 피모스트랜지스터(11)와 엔모스트랜지스터(12)의 게이트는 입력단자(IN)와 피모스트랜지스터(13)의 게이트는 신호단자(SI)와 연결되며, 로드 엔모스트랜지스터(14)는 드레인이 출력노드(NI)에 연결되고 게이트가 신호단자(SI)와 연결된다.FIG. 1 is a NOR gate circuit diagram, in which a PMOS transistor 11, 13 and an NMOS transistor 12 are connected in series between a power supply voltage Vcc and a ground, and the PMOS transistor 11 is connected in series. ) And the gate of the MOS transistor 12 are connected to the input terminal IN and the gate of the PMOS transistor 13 to the signal terminal S I , and the load NMOS transistor 14 has a drain having an output node NI. ) And the gate is connected to the signal terminal (S I ).

이와같이 구성된 노아게이트(NOR Gate)의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.The operation of the NOR gate configured as described above will be described with reference to the accompanying drawings.

먼저, 반도체 칩이 인에이블되면, 제1도에 도시된 바와 같이 신호단자(SI)를 통하여 로우레벨의 신호가 입력되어 피모스트랜지스터(13)가 턴온되고 엔모스트랜지스터(14)가 턴오프됨에 따라 노아게이트(NOR Gate)는 인버터로서 동작한다.First, when the semiconductor chip is enabled, as shown in FIG. 1, a low level signal is input through the signal terminal S I so that the PMOS transistor 13 is turned on and the NMOS transistor 14 is turned off. As a result, the NOR gate acts as an inverter.

이후, 입력단자(IN)의 신호가 로우레벨에서 하이레벨로 변환되면, 그 전압변화에 따라 피모스트랜지스터(11)는 턴오프되고 엔모스트랜지스터(12)가 턴온되어, 노드(NI)를 통하여 출력되는 출력전압(Vout)은 제2도에 도시된 바와 같이 곡선 a를 따라 하이레벨에서 로우레벨로 변화된다. 이때, 입력단자(IN)의 입력전압(Vin)과 출력 전압곡선(a)이 만나는 점 ①을 논리 문턱전압(VTH)이라고 정의한다.Thereafter, when the signal of the input terminal IN is converted from the low level to the high level, the PMOS transistor 11 is turned off and the NMOS transistor 12 is turned on according to the voltage change, and the node NI is turned on. The output output voltage Vout is changed from high level to low level along the curve a as shown in FIG. At this time, the point ① where the input voltage Vin of the input terminal IN meets the output voltage curve a is defined as a logic threshold voltage V TH .

그런데, 엔모스트랜지스터(12)의 문턱전압(VTN)이 증가되면, 출력단자(N1)로 출력되는 전압(Vout)이 곡선(b)를 따라서 변화되어 논리 문턱전압(VTH)은 점 ②가 되며, 엔모스트랜지스터(12)의 문턱전압(VTN)이 감소되면, 출력단자(N1)로 출력되는 전압(Vout)이 곡선(c)를 따라서 변화되어 논리 문턱전압(VTH)은 점 ③으로 변환된다. 그리고, 피모스트랜지스터(11)의 문턱전압(VTP)이 변동하는 경우도 상기와 같이 논리 문턱전압(VTH)이 위치가 변화된다.However, when the threshold voltage V TN of the NMOS transistor 12 is increased, the voltage Vout output to the output terminal N1 is changed along the curve b so that the logical threshold voltage V TH is changed to point ②. When the threshold voltage V TN of the NMOS transistor 12 is reduced, the voltage Vout output to the output terminal N1 is changed along the curve c so that the logic threshold voltage V TH is reduced to a point. Is converted to ③. In addition, even when the threshold voltage V TP of the PMOS transistor 11 varies, the position of the logic threshold voltage V TH is changed as described above.

따라서, 상기와 같이 파라미터중에서 문턱전압(VT)이 변화되면 논리 문턱전압(VTH)이 변화되어, 논리 1로서 인식하는 게이트의 최소 입력전압(VIH) 및 논리 0으로 인식하는 게이트의 최대 입력전압(VIL)이 변동되는 문제점이 있었다.Therefore, as described above, when the threshold voltage V T is changed among the parameters, the logic threshold voltage V TH is changed, so that the minimum input voltage V IH of the gate recognized as logic 1 and the maximum of the gate recognized as logic 0 are changed. There was a problem that the input voltage (V IL ) is changed.

따라서, 본 발명의 목적은 공정 파라미터중 엔모스트랜지스터와 피모스트랜지스터의 문턱전압(VT)이 변화되면, 이를 감지하여 논리 문턱전압(VTH)을 조절함으로써, 게이트의 최소 입력전압(VIH) 및 게이트의 최대 입력전압(VIL)을 일정하게 유지할 수 있는 논리 문턱전압(Vth) 조절회로를 제공하는데 있다.Accordingly, an object of the present invention is to detect the change in the threshold voltage (V T ) of the NMOS transistor and the PMOS transistor in the process parameters, and to adjust the logic threshold voltage (V TH ), thereby reducing the minimum input voltage (V IH ) of the gate. And a logic threshold voltage (V th ) control circuit capable of maintaining a constant maximum input voltage (V IL ) and a gate.

상기와 같은 목적을 달성하기 위하여 본 발명은 피모스트랜지스터 및 엔모스트랜지스터의 문턱전압변화를 감지하는 문턱전압 변화감지부와, 그 문턱전압 변화 감지부의 출력을 입력받아 레벨변환하여 출력하는 레벨변환부와, 그 레벨변환부에서 출력되는 신호에 따라 논리 문턱전압(VTH)을 조절하는 논리 문턱전압조절부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a threshold voltage change detection unit for detecting a threshold voltage change of a PMOS transistor and an NMOS transistor, and a level converting unit for outputting and outputting the level of the threshold voltage change detection unit. And a logic threshold voltage adjusting unit for adjusting the logic threshold voltage V TH according to the signal output from the level converting unit.

본 발명의 기술에 의한 논리 문턱전압(Vth) 조절회로는 제3도에 도시된 바와 같이, 엔모스트랜지스터의 문턱전압변화 ( ΔVTH)를 감지하는 문턱전압 변화감지부(100)와, 그 문턱전압 변화 감지부(100)의 출력을 입력받아 레벨을 변환하여 출력하는 레벨변환부(200)와, 그 레벨변환부(200)에서 출력되는 신호에 따라 논리 문턱전압(VTH)을 조절하는 논리 문턱전압조절부(300)로 구성된다.As shown in FIG. 3, the logic threshold voltage V th control circuit according to the present invention includes a threshold voltage change detection unit 100 for detecting a threshold voltage change ΔV TH of an NMOS transistor, and A level converter 200 that receives the output of the threshold voltage change detection unit 100 and converts and outputs a level, and adjusts a logic threshold voltage V TH according to a signal output from the level converter 200. The logic threshold voltage adjusting unit 300 is configured.

문턱전압 변화감지부(100)는 전원전압을 저항비에 따라 분배하여 기준전압을 발생하는 기준전압 발생부(10)와, 전원전압(Vcc)과 접지사이에 저항(R3), 게이트와 드레인이 접속된 엔모스트랜지스터(21), 엔모스트랜지스터(22), 그리고 저항(R4)이 직렬로 연결되어, 턴온 저항비에 따라 엔모스트랜지스터의 문턱전압(VTH)을 감지하는 문턱전압 감지부(20)와, 상기 기준전압 발생부(10)의 기준전압을 비반전단지로 입력받고, 문턱전압 감지부(20)의 문턱전압(VTN)을 반전 단자로 입력받아 문턱전압의 변화를 감지하는 센스증폭기(30)로 구성된다.The threshold voltage change detection unit 100 divides the power supply voltage according to the resistance ratio to generate a reference voltage, and a resistor R3, a gate and a drain between the power supply voltage Vcc and ground. The connected NMOS transistor 21, the NMOS transistor 22, and the resistor R4 are connected in series, and a threshold voltage detector configured to sense the threshold voltage V TH of the NMOS transistor according to the turn-on resistance ratio ( 20) and the reference voltage of the reference voltage generator 10 is input to the non-inverting terminal, the sense of sensing the change of the threshold voltage by receiving the threshold voltage (V TN ) of the threshold voltage detector 20 as an inverting terminal It consists of an amplifier 30.

레벨변환부(200)는 상기 센스증폭기(30)의 출력단자와 각각 연결되어 입력신호를 반전시키는 인버터(23),(24)와 인버터(24)의 출력을 재차 반전시키는 인버터(25)로 구성된다.The level converting unit 200 is composed of inverters 23 and 24 connected to the output terminals of the sense amplifier 30 to invert an input signal and an inverter 25 to invert the output of the inverter 24 again. do.

논리 문턱전압조절부(300)는 전원전압(Vcc)과 접지사이에 피모스트랜지스터(41),(42) 및 엔모스트랜지스터(43)가 직렬로 연결되고 상기 엔모스 트랜지스터(43)에 엔모스 트랜지스터(44)가 병렬연결된 노아게이트(40)와, 상기 레벨변환부(200)의 출력(S1),(S2)에 따라 도통되는 전송게이트부(50)와, 그 전송게이트부(50)의 전송게이트가 턴온됨에 따라 노아게이트(40)의 피모스트랜지스터(41) 또는 엔모스트랜지스터(43)의 사이즈를 증가시켜 논리 문턱전압(VTH)을 보정하는 문턱전압 보정부(60)로 구성된다.The logic threshold voltage adjusting unit 300 is connected to the PMOS transistors 41 and 42 and the NMOS transistor 43 in series between the power supply voltage Vcc and the ground, and the NMOS transistor 43 to the NMOS transistor 43. The transistor 44 is connected in parallel with the noble gate 40, the transfer gate portion 50 is conducted in accordance with the output (S1), (S2) of the level converter 200, and the transfer gate portion 50 As the transmission gate is turned on, the threshold voltage correction unit 60 corrects the logic threshold voltage V TH by increasing the size of the PMOS transistor 41 or the NMOS transistor 43 of the NOR gate 40. .

상기 전송게이트부(50)는 일측단자는 입력단자(IN1)에 연결되고 타측단자는 문턱전압 보청부(60)와 연결되어, 피모스 게이트와 엔모스게이트는 레벨변환부(200)의 출력단자(S1),(S2)에 연결되는 전송게이트(51)와, 일측단자는 전원전압(Vcc)에 연결되고 타측단자는 상기 전송게이트(51)의 타측단자와 연결되어, 피모스 게이트와 엔모스게이트는 레벨변환부(200)의 출력단자(S2),(S1)에 연결되는 전송게이트(52)와, 일측단자는 입력단자(IN1)에 연결되고 타측단자는 문턱전압 보정부(60)와 연결되어, 피모스 게이트와 엔모스게이트는 레벨변환부(200)의 출력단자(S2),(S1)에 연결되는 전송게이트(53)와, 일측단자는 접지되고 타측단자는 전송게이트(53)의 타측단자와 연결되어, 피모스 게이트와 엔모스게이트는 레벨변환부(200)의 출력단자(S1),(S2)에 연결되는 전송게이트(54)로 구성된다.The transmission gate unit 50 has one terminal connected to the input terminal IN1 and the other terminal connected to the threshold voltage hearing unit 60. The PMOS gate and the NMOS gate are output terminals of the level converter 200. (S1) and (S2), the transfer gate 51 and one terminal is connected to the power supply voltage (Vcc) and the other terminal is connected to the other terminal of the transfer gate 51, PMOS gate and NMOS The gate is a transmission gate 52 connected to the output terminals S2 and S1 of the level converter 200, one terminal is connected to the input terminal IN1, and the other terminal is connected to the threshold voltage correction unit 60. PMOS gates and NMOS gates are connected to the output gates S2 and S1 of the level converting unit 200, and one terminal is grounded and the other terminal is connected to the transfer gate 53. PMOS gate and NMOS gate are connected to the other terminals of the transfer gate 54 connected to the output terminals S1 and S2 of the level converter 200. It is composed.

그리고, 문턱전압 보정부(60)는 게이트는 전송게이트(51),(52)의 타측단자에 공통연결되어, 상기 노아게이트(40)의 피모스 트랜지스터(41)에 병렬연결된 피모스트랜지스터(61)와, 게이트는 전송게이트(53),(54)의 타측단자에 공통 연결되어, 상기 노아게이트(40)의 엔모스 트랜지스터(43)에 병렬연결된 엔모스트랜지스터(62)로 구성된다.In addition, the threshold voltage corrector 60 has a gate connected to the other terminals of the transfer gates 51 and 52 in common, and a PMOS transistor 61 connected in parallel to the PMOS transistor 41 of the NOA gate 40. ) And a gate are commonly connected to the other terminals of the transfer gates 53 and 54, and include a NMOS transistor 62 connected in parallel to the NMOS transistor 43 of the NOA gate 40.

이와 같이 구성된 본 발명의 논리 문턱전압(Vth) 조절회로의 동작을 제3도를 참조하여 설명하면 다음과 같다.The operation of the logic threshold voltage (V th ) control circuit of the present invention configured as described above will be described with reference to FIG. 3.

먼저, 기준전압 발생부(10)는 [Vcc×R2/(R1+R2)]에 따라 전원전압(Vcc)을 분압하여 출력노드(N1)를 통하여 기준전압을 출력하고, 문턱전압 감지부(20)는 [Vcc×(r2+R4)/(R3+r1+r2+R4)]에 따라 전원전압(Vcc)을 저항(R3), 엔모스트랜지스터(21)의 턴은 저항(r1), 엔모스트랜지스터(22)의 턴온저항(r2) 및 저항(R4)에 따라 분압하여 출력노드(N2)를 통하여 문턱전압(VTN)을 출력한다.First, the reference voltage generator 10 divides the power supply voltage Vcc according to [Vcc × R2 / (R1 + R2)] and outputs a reference voltage through the output node N1, and the threshold voltage detector 20 ) According to [Vcc × (r2 + R4) / (R3 + r1 + r2 + R4)], sets the power supply voltage (Vcc) to the resistor (R3), and the nMOS transistor 21 turns to the resistor (r1) and the MOS. The voltage is divided according to the turn-on resistance r2 and the resistor R4 of the transistor 22 to output the threshold voltage V TN through the output node N2.

따라서, 센스증폭기(30)는 반전단자로 상기 기준전압 발생부(10)의 기준전압을 입력받고, 비반전 단자로 문턱전압 감지부(20)의 문턱전압(VTN)을 입력받아, 그 차이를 증폭하여 출력하게 되는데, 일반적으로 상기 N1전압과 N2전압이 동일하게 출력되도록 저항(R3), 엔모스트랜지스터(21)의 턴온 저항(r1), 엔모스트랜지스터(22)의 턴온저항(r2) 및 저항(R4)들이 설정되어 있다.Therefore, the sense amplifier 30 receives the reference voltage of the reference voltage generator 10 as the inverting terminal and receives the threshold voltage V TN of the threshold voltage sensing unit 20 as the non-inverting terminal, and the difference thereof. To amplify and output, generally, the resistance (R3), the turn-on resistor (r1) of the NMOS transistor 21, the turn-on resistor (R2) of the NMOS transistor 22 so that the N1 voltage and the N2 voltage are output the same. And resistors R4 are set.

따라서, 상기 엔모스트랜지스터(21),(22)의 문턱전압(VTN)이 높아지면 상기에서 설명한 출력노드(N2)의 출력전압식으로부터 알 수 있는 바와 같이 그 출력노드(N2)의 전압이 높아지게 되어 출력노드(N2)의 전압이 출력노드(N1)의 전압보다 높아져서 전압차이가 발생되고, 센스증폭기(30)는 이를 감지하여 로우레벨의 신호를 출력하고, 문턱전압(VTN)이 낮아지면 센스증폭기(30)는 N2전압과 N1전압의 차이를 감지하여 하이레벨의 신호를 출력한다.Accordingly, when the threshold voltages V TN of the NMOS transistors 21 and 22 become high, the voltage of the output node N2 may be increased as can be understood from the output voltage equation of the output node N2 described above. As the voltage of the output node N2 becomes higher than the voltage of the output node N1, a voltage difference occurs, and the sense amplifier 30 detects this and outputs a low level signal, and the threshold voltage V TN is low. The ground sense amplifier 30 detects a difference between the N2 voltage and the N1 voltage and outputs a high level signal.

이어서, 레벨변환부(200)는 상기 문턱전압 변화감지부(100)에서 출력되는 신호(S0)를 입력받아, 문턱전압(VTN)이 높아지면 인버터(23)를 통하여 하이레벨의 신호(S1)를 출력하고 인버터(24),(25)를 통하여 로우레벨의 신호(S2)를 출력하며, 문턱전압(VTN)이 낮아지면 인버터(23)를 통하여 로우레벨의 신호(S1)를 출력하고 인버터 (24),(25)를 통하여 하이레벨의 신호(S2)를 각각 출력한다.Subsequently, the level converting unit 200 receives the signal S0 output from the threshold voltage change detecting unit 100. When the threshold voltage V TN is increased, the level converting unit 200 receives the high level signal S1 through the inverter 23. Outputs the low level signal S2 through the inverters 24 and 25, and outputs the low level signal S1 through the inverter 23 when the threshold voltage V TN decreases. The inverters 24 and 25 output the high level signal S2, respectively.

따라서, 논리 문턱전압 조절부(300)는 상기 레벨변환부(200)에서 출력된 신호 (S1),(S2)를 각각 입력받아 노아게이트(40)의 논리 문턱전압(VTH)을 조절하게 된다.Accordingly, the logic threshold voltage adjusting unit 300 receives the signals S1 and S2 output from the level converter 200 to adjust the logic threshold voltage V TH of the NOR gate 40. .

즉, 엔모스트랜지스터의 문턱전압(VTN)이 높아지면 노아게이트(40)의 논리 문턱 전압(VTH)도 자연히 증가되기 때문에 정상적인 동작을 위하여 논리 문턱전압(VTH)을 감소시킬 필요가 있다.That is, when the threshold voltage V TN of the NMOS transistor increases, the logic threshold voltage V TH of the NOR gate 40 also naturally increases, so it is necessary to reduce the logic threshold voltage V TH for normal operation. .

먼저, 공정 파라미터중에서 문턱전압(VTN)이 증가된 상태에서 칩이 인에이블되면, 로우레벨의 신호가 입력단자(IN2)를 통하여 입력되어 엔모스트랜지스터(44)가 턴오프되고, 피모스트랜지스터(42)는 턴온되어 상기 노아게이트(40)는 입력단자(IN1)의 신호를 반전하여 출력하는 인버터로 동작되고, 상기 문턱전압 변화감지부(100)에서 출력된 로우레벨의 신호(S0)가 레벨변환부(200)에서 레벨 변환되어 각각 하이레벨의 신호(S1)와 로우레벨의 신호(S2)가 전송게이트부(50)로 입력된다.First, when the chip is enabled in the state in which the threshold voltage V TN is increased among the process parameters, a low level signal is input through the input terminal IN2 to turn off the NMOS transistor 44 and the PMOS transistor. 42 is turned on and the noble gate 40 operates as an inverter for inverting and outputting the signal of the input terminal IN1, and the low-level signal S0 output from the threshold voltage change detection unit 100 is Level conversion is performed by the level converting unit 200 and a high level signal S1 and a low level signal S2 are input to the transfer gate unit 50, respectively.

따라서, 상기 하이레벨의 신호(S1)와 로우레벨의 신호(S2)에 의해 전송게이트(52),(53)가 턴온되어, 피모스트랜지스터(61)는 턴오프되고, 엔모스트랜지스터(62)는 입력단자(IN1)를 통하여 입력되는 신호의 제어를 받게 됨으로써, 노아게이트(40)의 엔모스트랜지스터(43)의 사이즈를 그 엔모스 트랜지스터(62)에 의해 증가시켜 논리 문턱전압(VTH)을 낮추게 된다.Accordingly, the transfer gates 52 and 53 are turned on by the high level signal S1 and the low level signal S2, so that the PMOS transistor 61 is turned off, and the enmo transistor 62 is turned off. Is controlled by the signal input through the input terminal IN1, thereby increasing the size of the NMOS transistor 43 of the NOA gate 40 by the NMOS transistor 62, thereby causing a logic threshold voltage V TH . Will be lowered.

반면에, 공정 파라미터중에서 문턱전압(VTN)이 감소된 상태에서 칩이 인에이블되면, 로우레벨의 신호가 입력단자(IN2)를 통하여 입력되어 엔모스트랜지스터(44)가 턴오프되고, 피모스트랜지스터(42)는 턴온되어 상기 노아게이트(40)는 인버터로 동작되고, 상기 문턱전압 변화감지부(100)에서 출력된 하이레벨의 신호(S0)가 레벨변환부(200)에서 레벨 변환되어 각각 로우레벨의 신호(S1)와 하이레벨의 신호(S2)가 전송게이트부(50)로 입력된다.On the other hand, if the chip is enabled while the threshold voltage V TN is reduced among the process parameters, a low level signal is input through the input terminal IN2 to turn off the NMOS transistor 44 and the PMOS The transistor 42 is turned on so that the noble gate 40 is operated as an inverter, and the high level signal S0 output from the threshold voltage change detection unit 100 is level-converted by the level converter 200. The low level signal S1 and the high level signal S2 are input to the transfer gate unit 50.

따라서, 상기 로우레벨의 신호(S1)와 하이레벨의 신호(S2)에 의해 전송게이트 (51),(52)가 턴온되어, 엔모스트랜지스터(62)는 턴오프되고 피모스트랜지스터(61)는 입력단자(IN1)를 통하여 입력되는 신호의 제어를 받게 됨으로써, 노아게이트(40)의 피모스트랜지스터(41)의 사이즈를 그 피모스 트랜지스터(61)에 의해 증가시켜 논리 문턱전압(VTH)을 높이게 된다.Accordingly, the transfer gates 51 and 52 are turned on by the low level signal S1 and the high level signal S2, so that the NMOS transistor 62 is turned off and the PMOS transistor 61 is turned off. By controlling the signal input through the input terminal IN1, the PMOS transistor 41 of the NOA gate 40 is increased by the PMOS transistor 61 to reduce the logic threshold voltage V TH . Raised.

그리고, 상기에서는 엔모스트랜지스터의 문턱전압(VTN)이 변화되는 경우만 설명하였지만, 피모스트랜지스터의 문턱전압(VTP)이 변화되는 경우에도 문턱전압 변화감지부(100)를 제3도에 도시된 도면으로 대치한 후 상기와 같이 노아게이트의 피모스트랜지스터 또는 엔모스트랜지스터의 사이즈를 증가시켜 논리 문턱전압(VTH)을 조절할 수 있다.In the above description, only the case where the threshold voltage V TN of the NMOS transistor is changed is described. However, even when the threshold voltage V TP of the PMOS transistor is changed, the threshold voltage change detection unit 100 is shown in FIG. 3. After replacing with the illustrated figure, the logic threshold voltage V TH may be adjusted by increasing the size of the PMOS transistor or the NMOS transistor of the NOA gate as described above.

상기에서 상세히 설명한 바와 같이, 본 발명은 공정 파라미터중 엔모스트랜지스터와 피모스트랜지스터의 문턱전압(VT)이 변화되면, 이를 감지하여 노아게이트의 피모스트랜지스터 또는 엔모스트랜지스터의 사이즈를 증가시켜 논리 문턱전압(VTH)을 조절함으로써, 일정한 논리 문턱전압(VTH), 즉 DC파라미터중 VIH와 VIL를 항상 일정하게 유지할 수 있는 효과가 있다.As described in detail above, the present invention senses when the threshold voltage (V T ) of the NMOS transistor and the PMOS transistor among the process parameters is changed, and increases the size of the PMOS transistor or NMOS transistor of the NOA gate to increase the logic. by adjusting the threshold voltage (V TH), there is a certain logic threshold voltage (V TH), that is the effect that can always maintain constant the V IH and V IL of the DC parameters.

Claims (1)

제1입력신호 및 제2입력신호를 제1, 제2 피모스 트랜지스터 및 제1, 제2 엔모스 트랜지스터에 의해 노아조합하여 출력하는 노아 게이트와, 피모스트랜지스터 및 엔모스트랜지스터의 문턱전압변화를 감지하는 문턱전압 변화감지부와, 상기 문턱전압 변화 감지부의 출력을 입력받아 레벨변환하여 제1, 제2 레벨 변환신호로 출력하는 레벨변환부와, 상기 레벨변환부에서 출력되는 신호에 따라 피모스 트랜지스터 및 엔모스 트랜지스터에 의해 상기 노아 게이트의 피모스 트랜지스터 및 엔모스 트랜지스터의 논리 문턱전압(VTH)을 조절하는 논리 문턱전압조절부로 구성된 논리 문턱전압 조절회로에 있어서, 상기 논리문턱전압 조절부는 상기 레벨변환부의 제1, 제2 레벨 변환신호에 따라 도통제어를 받아 상기 제1 입력신호를 각기 입력받아 출력하는 제1, 제3 전송데이트 및 전원전압과 접지선위를 각기 출력하는 제2, 제4 전송게이트와, 상기 제1, 제2 전송게이트의 출력신호를 게이트에 공통인가 받고 상기 노아게이트의 제1 피모스 트랜지스터에 병렬 접속된 피모스 트랜지스터와, 상기 제3, 4 전송 게이트의 출력신호를 게이트에 공통인가 받고 상기 노아게이트의 엔모스 트랜지스터에 병렬접속된 피모스 트랜지스터로 구성하여된 것을 특징으로 하는 논리 문턱전압 조절회로.The threshold voltage change of the NOR gate, the PMOS transistor, and the NMOS transistor, which is the NOA combination outputting the first input signal and the second input signal by the first and second PMOS transistors, and the first and second NMOS transistors, A threshold voltage change sensing unit for sensing, a level converting unit for receiving the output of the threshold voltage change sensing unit and level converting the first and second level converting signals; and a PMOS according to the signal output from the level converting unit A logic threshold voltage adjusting circuit comprising a logic threshold voltage adjusting unit configured to adjust a logic threshold voltage (V TH ) of a PMOS transistor of the NOR gate and an NMOS transistor by a transistor and an NMOS transistor, wherein the logic threshold voltage adjusting unit comprises: First and third to receive the conductive control according to the first and second level conversion signal of the level converting unit and to receive and output the first input signal Second and fourth transfer gates respectively outputting transmission data, a power supply voltage, and a ground line, and output signals of the first and second transfer gates are commonly connected to the gates, and connected in parallel to the first PMOS transistors of the NOA gate. And a PMOS transistor connected to the NMOS transistor of the Noah gate in parallel with the gate of the PMOS transistor and the output signal of the third and fourth transfer gates.
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