KR100214315B1 - Ability testing circuit of asic built-in memory - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속한 기술분야:에이직(ASIC)에 내장되는 메모리의 성능을 검증하기 위한 회로에 관한 것이다.end. TECHNICAL FIELD This invention relates to a circuit for verifying the performance of a memory embedded in ASIC.
나. 발명이 해결하려고 하는 기술적 과제:에이직 내장 메모리의 성능을 테스트하기 위한 패턴을 최소화하여 테스트경비 및 시간을 단축할 수 있는 에이직 내장 메모리의 성능검증회로를 제공함에 있다.I. The technical problem to be solved by the present invention is to provide a performance verification circuit of the AIZ internal memory that can reduce the test cost and time by minimizing the pattern for testing the performance of the AIZ internal memory.
다. 그 발명의 해결방법의 요지:깊이가 N이고 폭이 M인 메모리와, 테스트 인에이블신호 입력시 어드레스, 데이타, 라이트/리드 제어신호의 입력경로를 각각 메모리 성능 검증회로로 전환시키는 멀티플렉서들이 내장되어 있는 에이직에 있어서, 클럭을 카운팅하여 어드레스를 발생시키고 출력비트중 최상위비트의 논리레벨을 상기 메모리의 라이트/리드제어입력단으로 출력하는+1 비트 바이너리 카운터와, 상기 클럭을 카운팅하여 M비트의 테스트 패턴을 발생하여 상기 메모리의 데이타입력단으로 출력하는 존슨 카운터와, 상기 메모리의 데이타입력단과 출력단을 2입력으로 하여 상기 메모리에 라이트된 테스트 패턴과 리드된 테스트 패턴의 동일여부를 판단하여 그 결과를 출력하는 게이트소자들로 구성함을 특징으로 한다.All. Summary of the Invention Solution: A memory having a depth of N and a width of M, and a multiplexer for converting input paths of address, data, and write / lead control signals into memory performance verification circuits, respectively, when a test enable signal is input. In this logic, the clock is counted to generate an address, and the logic level of the most significant bit of the output bits is output to the write / read control input terminal of the memory. A +1 bit binary counter, a Johnson counter that counts the clock to generate an M bit test pattern and outputs it to a data input terminal of the memory, and a test pattern written to the memory using two data input and output terminals of the memory as two inputs. And the gate elements configured to determine whether the test pattern is identical to the read pattern and output the result.
라. 발명의 중요한 용도:에이직 내장 메모리의 성능검증에 사용할 수 있다.la. Significant use of the invention: It can be used to verify the performance of aiger internal memory.
Description
본 발명은 다수개의 메모리를 내장하는 ASIC(Application Specific IC:이하 에이직이라함)에 관한 것으로, 특히 에이직에 내장되는 메모리의 성능을 검증하기 위한 회로에 관한 것이다.BACKGROUND OF THE
에이직은 부여된 기능을 수행하기 위해 다수개의 메모리를 구비하는 것이 일반적이며, 이러한 메모리는 통상 테스트 패턴(test Pattern)에 의해 그 성능의 이상여부를 검증받게 된다. 상기 테스트 패턴은 에이직의 기능 테스트(function test)수에 비해 매우 긴 테스트 패턴수를 요구함에 따라 테스트 패턴을 최소화하는 것이 결과적으로 에이직의 테스트 경비와 시간을 단축시킬 수 있는 요소가 된다.AIZ generally includes a plurality of memories to perform a given function, and these memories are usually verified by a test pattern for abnormal performance. As the test pattern requires a very long test pattern number compared to the number of function tests of AIZ, minimizing the test pattern becomes a factor that can reduce the test cost and time of AIZ as a result.
이하 도 1을 참조하여 다수개의 메모리를 내장하는 에이직에 있어서 각 메모리의 성능 이상여부를 검증하기 위한 종래의 방법을 살펴보기로 한다.Hereinafter, with reference to FIG. 1, a conventional method for verifying performance abnormality of each memory in AIZ including a plurality of memories will be described.
도 1은 에이직에 내장되는 메모리의 성능을 검증하기 위한 종래의 회로도를 도시한 것으로 하나의 메모리(16)가 에이직에 내장되어 있는 경우를 가정한 것이다. 도 1을 참조하면 종래의 메모리성능 검증회로는 에이직 핀(pin)들과 내부 메모리(16)와의 인터페이스를 위한 어드레스(AD라함) MUX0(10)와, 데이타(DA라함) MUX1(12) 및 리드/라이트 제어를 위한 MUX2(14)로 구성된다. 그리고 상기 MUX(10,12,14)들은 각각 테스트 인에이블(Test Enable:이하 TE라함)시 테스트 핀으로부터 입력되는 테스트 패턴(TP)을 메모리(16)로 선택출력하고 그 이외에는 노멀어드레스(NAD), 노멀데이타(NDA)와 W/(Write/)신호를 메모리(16)로 선택출력한다.FIG. 1 shows a conventional circuit diagram for verifying the performance of a memory embedded in AIZ. It is assumed that one
상술한 구성을 갖는 종래 메모리성능 검증회로의 동작을 설명하면, 우선 각 MUX(10,12,14)의 선택단자(S)로 TE가 인가(즉, 테스트모드)되면 에이직의 테스트 핀은 상기 내부 메모리(16)의 어드레스(AD), 데이타(DA), W/입력단과 접속된다. 이후 상기 테스트 핀을 통해 어드레스(AD)와 데이타(DA)를 W/신호에 따라 인가함으로서 테스트 패턴 라이트/리드동작이 수행된다. 이러한 테스트 패턴 라이트/리드동작에 의해 라이트/리드된 내용을 비교함으로서 상기 내부 메모리(16)의 이상여부를 검증할 수 있게 된다.Referring to the operation of the conventional memory performance verification circuit having the above-described configuration, first, when TE is applied (i.e., the test mode) to the selection terminal S of each
상기 예에서는 하나의 메모리가 에이직에 내장되는 것으로 가정하였으나 다수개의 메모리가 에이직에 내장되는 경우에는 테스트 패턴을 인가하기 위한 테스트 핀의 증가는 물론, 각종 MUX와 디코더등의 부가회로도 증가하게 된다. 그리고 다수개의 메모리를 검증하기 위한 테스트 패턴의 수도 증가하여야 하므로 에이직 칩의 소형화를 기할 수 없는 문제가 발생하게 된다. 또한 에이직에 내장된 메모리는 클럭에 따라 동작하는 클럭트 램(Clocked RAM)이 일반적이기 때문에 소정의 테스트 패턴을 인가하고 확인하기까지 소정의 시간이 소요되게 된다. 따라서 내장형 메모리가 다수인 경우 이상여부 검증시간이 장기화되는 문제가 발생하게 된다.In the above example, it is assumed that one memory is embedded in AIZ. However, when a plurality of memories are embedded in AIZ, as well as an increase in test pins for applying a test pattern, additional circuits such as various MUXs and decoders also increase. . In addition, since the number of test patterns for verifying a plurality of memories must be increased, the problem of miniaturization of AIC chips arises. In addition, since the memory embedded in AIZ is generally clocked RAM that operates according to a clock, it takes a predetermined time to apply and confirm a predetermined test pattern. Therefore, when there are a lot of built-in memory, there is a problem of prolonged verification time.
따라서 본 발명의 목적은 에이직 내장 메모리의 성능을 테스트하기 위한 패턴을 최소화하여 테스트경비 및 시간을 단축할 수 있는 에이직 내장 메모리의 성능검증회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a performance verification circuit of AIZ internal memory that can reduce the test cost and time by minimizing a pattern for testing the performance of AIZ internal memory.
본 발명의 또 다른 목적은 에이직 내장 메모리의 성능을 테스트하기 위해 부가되는 회로를 격감시킴으로서 에이직을 소형화할 수 있는 메모리성능 검증회로를 제공함에 있다.It is still another object of the present invention to provide a memory performance verification circuit capable of miniaturizing AIZ by reducing a circuit added to test the performance of AIZ internal memory.
상기 목적을 달성하기 위한 본 발명은 깊이가 N이고 폭이 M인 메모리와, 테스트 인에이블신호 입력시 어드레스, 데이타, 라이트/리드 제어신호의 입력경로를 각각 메모리 성능 검증회로로 전환시키는 멀티플렉서들이 내장되어 있는 에이직에 있어서,In order to achieve the above object, the present invention includes a memory having a depth of N and a width of M, and multiplexers for converting input paths of address, data, and write / lead control signals into memory performance verification circuits respectively when a test enable signal is input. In this job,
클럭을 카운팅하여 어드레스를 발생시키고 출력비트중 최상위비트의 논리레벨을 상기 메모리의 라이트/리드제어입력단으로 출력하는+1 비트 바이너리 카운터와,Counts the clock to generate an address and outputs the logic level of the most significant bit of the output bits to the write / read control input of the memory. +1 bit binary counter,
상기 클럭을 카운팅하여 M비트의 테스트 패턴을 발생하여 상기 메모리의 데이타입력단으로 출력하는 존슨 카운터와,A Johnson counter for counting the clock and generating a test pattern of M bits and outputting the test pattern to the data input terminal of the memory;
상기 메모리의 데이타입력단과 출력단을 2입력으로 하여 상기 메모리에 라이트된 테스트 패턴과 리드된 테스트 패턴의 동일여부를 판단하여 그 결과를 출력하는 게이트소자들로 구성함을 특징으로 한다.The data input terminal and the output terminal of the memory are configured as two inputs. The test pattern written in the memory and the read test pattern are determined to be identical to each other.
도 1은 에이직에 내장되는 메모리의 성능을 검증하기 위한 종래의 회로도.1 is a conventional circuit diagram for verifying the performance of the memory embedded in AIZ.
도 2는 본 발명의 일실시예에 따른 에이직 내장 메모리의 성능을 검증하기 위한 회로도.2 is a circuit diagram for verifying the performance of AIZ internal memory according to an embodiment of the present invention.
도 3은 도 2중 메모리 성능검증에 관련된 신호들의 타이밍도.3 is a timing diagram of signals related to memory performance verification of FIG. 2;
이하 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 동작을 상세히 설명하기로 한다. 하기 설명 및 첨부도면에서 동일 구성요소들은 가능한한 동일한 참조부호를 사용하였으며, 에이직에 내장되는 메모리의 수, 게이트소자등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.Hereinafter, an operation according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the following description and the annexed drawings, like elements are denoted by the same reference numerals as much as possible, and many specific details such as the number of memories, gate elements, etc. embedded in AIDS are shown to provide a more general understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. And detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.
도 2는 본 발명의 일실시예에 따른 에이직 내장 메모리의 성능을 검증하기 위한 회로도를 도시한 것으로 하나의 메모리(16)가 에이직에 내장되는 것으로 가정한 것이고, 도 3은 도 2중 메모리(16)성능 검증에 관련된 신호들의 타이밍도를 도시한 것이다. 우선 본 발명의 일실시예에 따른 메모리(16)성능 검증회로는 도 2에 도시된 바와 같이 노멀모드와 테스트모드에 따라 어드레스(AD), 데이타, W/신호의 입력경로를 선택하기 위한 3개의 MUX(10,12,14)와, 메모리(16)의 깊이가 depth일 경우비트수를 갖는 바이너리 카운터(18)와, 메모리(16)의 데이타 폭(width)과 동일한 크기의 비트수를 갖는 존슨 카운터(20)와, 메모리(16)에 라이트된 내용과 메모리(16)로부터 리드된 내용을 비교하기 위한 width개의 익스클루시브 오아 게이트(E1,E2,..,E3)와, width개의 오아게이트(O1) 및 앤드게이트(A1)로 구성된다.FIG. 2 is a circuit diagram for verifying the performance of AIZ internal memory according to an exemplary embodiment of the present invention. It is assumed that one
이하 도 2 및 도 3을 참조하여 상술한 구성을 갖는 검증회로의 동작을 설명하면, 우선 각 MUX(10,12,14)의 선택단자(S)로 입력되는 TE가 비활성화상태인 경우에는 노멀모드로서 노멀어드레스(NAD), 노멀데이타(NDA), W/신호가 MUX(10,12,14)를 통해 메모리(16)로 입력된다. 그러나 TE가 도 3에 도시된 바와 같이 소정 시점에서 하이로 활성화되면 상기 메모리(16)로 각각 인가되는 어드레스, 데이타, W/신호의 입력경로는 MUX(10,12,14)에 의해 변경된다. 그리고 바이너리 카운터(18)는 0∼-1까지의 클럭(CLK) 카운팅동작을 두번 수행하여 라이트어드레스와 리드어드레스를 제공한다. 따라서 처음 0∼-1까지의 시간동안에는 존슨 카운터(20)에 의해 발생된 테스트 패턴이 메모리(16)에 라이트되고, 두번째 0∼-1까지의 시간동안에는 메모리(16)에 라이트된 테스트 패턴이 리드된다. 그리고 바이너리 카운터(18)출력의 최상위비트(MSB)는 캐리(carry)로서 MUX2(14)에 입력되어 W/신호로 사용된다. 만약 하나의 어드레스에 모든 비트(즉, width)를 테스트하고자 한다면 상기 바이너리 카운터(18)를비트만큼 큰 카운터로 구성하면 된다. 한편 존슨 카운터(20)는 width비트중 하나의 비트만을 하이로 세트하여 매 클럭(CLK)마다 이동시킴으로서 소정의 테스트 패턴을 제공한다. 상술한 바와 같이 바이너리 카운터(18)와 존슨 카운터(20)의 클럭 카운팅동작에 의해 라이트/리드 어드레스, 데이타, W/신호가 메모리(16)에 인가되고, 그 결과로서 익스클루시브 오아 게이트들(E1,E2,..,E3)의 입력단으로는 라이트데이타와 리드데이타가 입력된다. 따라서 메모리(16)에 라이트된 데이타와 리드된 데이타가 동일하다면 오아게이트(O1)의 출력은 로우상태가 되고, 앤드게이트(A1)의 출력 또한 로우상태가 된다. 상기 앤드게이트(A1)의 출력은 테스트 패일(Fail)신호로서 로우상태일때 정상적으로 메모리(16)가 동작한 경우를 나타낸다. 한편 특정 어드레스(예를들어 어드레스1)에 라이트된 데이타(예를들어 데이타 2)와 그 어드레스로부터 리드된 데이타(예를들어 데이타3)가 동일하지 않으면 오아게이트(O1)의 출력은 하이상태가 되고, 그에 따라 앤드게이트(A1)의 출력도 도 3에 도시된 바와 같이 어드레스 1구간에서 하이상태가 된다. 따라서 메모리(16) 테스트 운용자는 상기 앤드게이트(A1)의 출력이 하이로 검출될때 테스트한 메모리에 장애가 존재하는 것으로 판단할 수 있다.Hereinafter, the operation of the verification circuit having the above-described configuration will be described with reference to FIGS. 2 and 3. First, when the TE input to the selection terminal S of each
상술한 바와 같이 본 발명은 에이직에 내장되는 메모리들의 성능을 검증함에 있어서 특정한 테스트 패턴 없이 클럭만을 인가하여 내장 메모리의 성능을 검증할 수 있기 때문에 메모리의 성능을 테스트하기 위한 여러 단계의 데이타들을 테스트 패턴화할 필요가 없고, 테스트 패턴을 입력하기 위한 다수의 핀들을 삭제함으로서 에이직의 소형화를 기할 수 있는 잇점도 있다.As described above, according to the present invention, since the performance of the internal memory can be verified by applying only a clock without a specific test pattern in verifying the performance of the memories embedded in AIZ, various stages of data for testing the performance of the memory are tested. There is no need for patterning, and the advantage of miniaturization of AIZ is that by deleting a large number of pins for inputting a test pattern.
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