KR100213038B1 - Adding-comparating selecting device of viterbi decoder - Google Patents

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Abstract

본 발명은 에러를 보정하는 복호기에 관한 것으로서, 특히 바이터비(Viterbi) 알고리즘을 사용하여 최적의 경로에 대한 선택신호를 출력하기 위한 장치에 관한 것이다.The present invention relates to a decoder for correcting errors, and more particularly, to an apparatus for outputting a selection signal for an optimal path using a Viterbi algorithm.

바이터비 복호기에서 가산비교 선택연산을 수행하는 가산비교 선택장치는, 지로 및 상대 평가량을 유입하여 짝수 상태 중에서 반쪽 상위의 평가량과 경로 선택신호를 생성하는 제1가산비교 선택기; 지로 및 상태 평가량을 유입하여 짝수 상태 중에서 반쪽 하위의 평가량과 경로 선택신호를 생성하는 제2가산비교 선택기; 지로 및 상태 평가량을 유입하여 홀수 상태 중에서 반쪽 상위의 평가량과 경로 선택신호를 생성하는 제3가산비교 선택기; 및 지로 및 상태 평가량을 유입하여 홀수 상태 중에서 반쪽 하위의 평가량과 경로 선택신호를 생성하는 제4가산비교 선택기를 포함한다. 상술한 바와 같이 본 발명에 따른 장치는 지로 평가량과 상대 평가량을 병렬로 유입하여 한 번에 다수의 상태를 연산처리함으로써, 복호 처리속도를 향상시키며 다수의 채널을 복호처리할 수 있다.An addition comparison selection device for performing an addition comparison selection operation in a bitter ratio decoder includes: a first addition comparison selector for introducing a branch and a relative evaluation amount to generate an evaluation amount and a path selection signal of the upper half in an even state; A second addition comparison selector for introducing a branch and a state evaluation amount to generate a half lower evaluation amount and a path selection signal among the even states; A third addition comparison selector for introducing the evaluation amount of the branch and the state to generate the path selection signal and the evaluation amount of the upper half of the odd state; And a fourth addition comparison selector which introduces the branch and state evaluation amounts to generate the lower half evaluation amount and the path selection signal among the odd states. As described above, the apparatus according to the present invention can induce the branching evaluation amount and the relative evaluation amount in parallel to process a plurality of states at once, thereby improving the decoding processing speed and decoding the plurality of channels.

Description

바이터비 복호기의 가산비교 선택장치Adder comparison selector of Viterbi decoder

제1도는 종래와 본 발명의 바이터비 복호기를 설명하기 위한 블록도이다.1 is a block diagram for explaining the Viterbi decoder of the prior art and the present invention.

제2a도는 본 발명에 따른 가산비교 선택장치의 블록도이다.2A is a block diagram of an addition comparison selecting apparatus according to the present invention.

제2b도는 본 발명에 따른 각 가산비교 선택기의 세부 블록도이다.Figure 2b is a detailed block diagram of each addition comparison selector according to the present invention.

본 발명은 디지털 데이터의 송수신 시스템에서 잡음 등에 의해서 발생되는 데이터 에러를 보정하는 복호기에 관한 것으로서, 특히 바이터비(Viterbi) 알고리즘을 사용하는 바이터비 복호기 내부에서 수신된 데이터의 지로평가량(branch metric)과 상태평가량(state metric)을 가산비교 선택함으로써, 최적의 경로에 대한 선택신호를 출력하기 위한 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoder for correcting data errors caused by noise in a digital data transmission and reception system. In particular, a branch metric and a branch metric of data received in a Viterbi decoder using a Viterbi algorithm are described. The present invention relates to an apparatus for outputting a selection signal for an optimal path by adding and comparing a state metric.

바이터비 복호기는 최우복호법(maximum likelihood decoding method)을 이용하여 격자상도(trellis diagrm)상에서의 여러 경로중 수신데이터 계열과의 해밍(hanmming) 거리가 가장 짧은 경로를 탐색하여 그 경로의 계열이 전송된 부호계열임을 추정해내는 바이터비 알고리즘을 채택하여 길쌈부호(convolutional code)로 부호화된 데이터를 복호하는 장치이다.The Viterbi decoder uses the maximum likelihood decoding method to search for the path with the shortest hamming distance from the received data sequence on the trellis diagrm and transmits the sequence in that route. A device for decoding data encoded with convolutional code by adopting a Viterbi algorithm for estimating a coded sequence.

제1도에 도시된 통상의 바이터비 복호기는 지로 평가량계산부(100), 가산 비교 선택부(110), 상태 평가량 기억부(120), 경로 기억부(130), 경로 추적 논리부(140)로 구성된다.The conventional Viterbi decoder shown in FIG. 1 includes a branch evaluator 100, an addition comparison selector 110, a state evaluator 120, a path memory 130, and a path tracking logic 140. It consists of.

지로 평가량 계산부(100)는 수신된 데이터를 유입하여 미도시된 부호기에서 출력될 수 있는 부호 데이터와의 근사도를 계산한다. 가산 비교 선택부(110)는 지로 평가량 계산부(100)에서 계산된 지로 평가량과 각 상태의 상태 평가량을 가산하고 비교하여 송신된 데이터의 부호 순서와 가장 근접한 각 상태의 생존(surival) 지로를 선택하여 선택된 지로의 상태 평가량은 상태 평가량 기억부(120)에 기억시키고, 지로 정보는 경로 추적 논리부(140)를 통하여 경로 기억부(130)에 각각 저장된다.The branch evaluation evaluation unit 100 calculates an approximation with the sign data that can be output from the encoder not shown by introducing the received data. The addition comparison selecting unit 110 adds and compares the evaluation amount and the state evaluation amount of each state as calculated by the branch evaluation amount calculation unit 100 to select the survival branch of each state closest to the code order of the transmitted data. The state evaluation amount of the selected branch is stored in the state evaluation amount storage unit 120, and the branch information is stored in the path storage unit 130 through the path tracking logic unit 140, respectively.

이 때, 경로 추적 논리부(140)는 우도 함수가 가장 큰 상태를 찾아 경로 기억부(130)에 저장된 지로 정보들을 추적하여 미도시된 송신부호기에서 송출된 데이터의 경로와 가장 근접한 경로를 찾아내어 복호된 데이터를 출력한다.At this time, the path tracking logic unit 140 finds the state with the largest likelihood function and traces the information stored in the path storage unit 130 to find a path that is closest to the path of the data transmitted from the transmitter not shown. Output the decoded data.

부호분할 다중 접속(CDMA: code division multiple access)에 의한 통신방식의 시스템은 하나의 가산 비교기로 구성되는 바이터비 복호기를 사용하여 왔다. 일반적으로 부호분할 다중 접속 시스템에서는 구속장(constraint length) K가 9인 길쌈부호를 사용하기 때문에 상태(state)수는 29-1= 256개가 된다. 따라서, 하나의 가산 비교기에서 한 채널당 256개의 상태에 대한 가산과 비교 및 선택을 수행함으로써 다수의 채널을 처리할 경우에는 연산처리량에 의한 복호속도의 제약으로 인하여 많은 채널을 수용하기가 곤란한 문제점이 있었다.A system of communication by code division multiple access (CDMA) has used a bitterby decoder composed of one add comparator. In general, the code division multiple access system uses convolutional codes with a constraint length K of 9, resulting in 2 9-1 = 256 states. Therefore, when a plurality of channels are processed by performing addition, comparison and selection of 256 states per channel in one add comparator, it is difficult to accommodate many channels due to limitations in decoding speed due to computational throughput. .

본 발명은 상기 문제점을 해결하기 위하여 창안한 것으로서, 바이터비 복호기에 적용되는 가산비교 선택기를 복수개로하여 복호 속도를 상승시키고 다수의 통신 재널을 처리하는 바이터비 복호기의 가산비교 선택장치를 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides an adder comparison selector for a bitterby decoder that increases the decoding speed and processes a plurality of communication channels by using a plurality of adder selectors applied to the bitterby decoder. There is a purpose.

상기 목적을 달성하기 위한 본 발명에 따른 바이터비 복호기에서 가산비교 선택연산을 수행하는 가산비교 선택장치는, 지로 및 상태 평가량을 유입하여 짝수 상태 중에서 반쪽 상위의 평가량과 경로 선택신호를 생성하는 제1가산비교 선택기 ; 지로 및 상태 평가량을 유입하여 짝수 상태 중에서 반쪽 하위의 평가량과 경로 선택신호를 생성하는 제2가산비교 선택기 ; 지로 및 상태 평가량을 유입하여 홀수 상태 중에서 반쪽 상위의 평가량과 경로 선택신호를 생성하는 제3가산비교 선택기 ; 및 지로 및 상태 평가량을 유입하여 홀수 상태 중에서 반쪽 하위의 평가량과 경로 선택신호를 생성하는 제4가산비교 선택기를 포함함이 바람직하다.An addition comparison selection device for performing addition comparison selection operation in a Viterbi decoder according to the present invention for achieving the above object comprises: a first injecting branch and state evaluation amount to generate an evaluation amount and a path selection signal of the upper half of an even state; Addition comparison selector; A second addition comparison selector for generating a path selection signal and a half lower evaluation amount in an even state by introducing a branch and state evaluation amount; A third addition comparison selector for generating a path selection signal and an evaluation amount of the upper half of the odd states by introducing the branch and state evaluation amounts; And a fourth addition comparison selector which introduces the branch and state evaluation amounts to generate the lower half evaluation amount and the path selection signal among the odd states.

이하 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2a도는 본 발명에 따른 가산비교 선택장치의 블록도이다.2A is a block diagram of an addition comparison selecting apparatus according to the present invention.

제2a도에 도시된 장치는 제1가산 비교 선택기(210), 제2가산 비교 선택기(212), 제3가산 비교 선택기(214), 제4가산 비교 선택기(216)를 포함한다.The apparatus shown in FIG. 2A includes a first addition comparison selector 210, a second addition comparison selector 212, a third addition comparison selector 214, and a fourth addition comparison selector 216.

제2a도의 구성에 따른 동작을 살펴보면, 부호비가 1/3이고 구속장이 9인 경우에 상태수는 256개이므로 4개의 가산 비교 선택기(210 내지 216)를 사용하는 바이터비 복호기에서 각각의 가산비교 선택기는 하나의 수신데이터에 대하여 64번씩의 연산을 수행한다. 256개 상태수 중에서 제1가산 비교 선택기(210)와 제2가산 비교 선택기(212)는 짝수 상태에 대한 연산을 수행하고, 제3가산 비교 선택기(214)와 제4가산 비교 선택기(216)는 홀수 상태에 대한 연산을 수행한다. 즉, 제1가산 비교 선택기(210)는 지로 및 상대평가량의 4신호를 유입하여 256 상태 중에서 짝수의 반쪽 상위 0,2,4,....,126 상태에 대한 연산을 수행하고, 제2가산 비교 선택기(212)는 지로 및 상태평가량의 4신호를 유입하여 256 상태수 중에서 짝수의 반쪽 하위인 128,130,132,....,254 상태에 대한 연산을 수행한다. 제3가산 비교 선택기(214)는 지로 및 상태평가량의 4신호를 유입하여 256 상태수 중에서 홀수의 반쪽 상위 1, 3, 5, 7, ...., 127 상태에 대한 연산을 수행하고 제4가산 비교선택기(216)는 지로 및 상태평가량의 4신호를 유입하여 256 상태수 중에서 홀수의 반쪽 하위 상태인 129,131,133,135,....,255에 대한 연산을 수행한다. 따라서, 4개의 제1/2/3/4가산 비교 선택기(210 내지 216)는 병렬로 유입되는 지로 및 상태평가량을 유입하여 (0,128,1, 129)와 (2,130,3,131),.....,(126,254,127,255) 상태에 대한 연산을 순차적으로 수행한다. 여기서, 연산이 순서대로 수행되기 위해서는 각각의 가산 비교 선택기에 입력되는 지로 평가량(branch metric)과 상태 평가량(state metric)은 다음과 같이 입력된다. 제1가산 비교 선택기(210)의 BMu단자와 제2가산 비교 선택기(212)의 BML단자를 통하여 0, 4, 8,....,240, 244, 248, 252 상태에서 각각 0, 2, 4, 6,... ,120, 122, 124, 126 상태로 천이되는 지로에 대한 평가량이 입력되고, 제1가산 비교 선택기(210)의 BML단자와 제2가산 비교 선택기(212)의 BMu단자를 통하여 0,4,8,....,240, 244, 248, 252 상태에서 각각 128, 130, 132, .... ,248, 250, 252, 254 상태로 천이되는 지로들에 대한 평가량이 입력된다.Referring to the operation according to the configuration of FIG. 2a, when the code ratio is 1/3 and the constraint length is 9, the number of states is 256, so each addition comparison selector in the bitter ratio decoder using four addition comparison selectors 210 to 216 is used. Performs 64 operations on one received data. The first addition comparison selector 210 and the second addition comparison selector 212 of the 256 state numbers perform operations on even states, and the third addition comparison selector 214 and the fourth addition comparison selector 216 Perform the operation on odd states. That is, the first addition comparison selector 210 injects four signals of the branch and the relative evaluation amount, and performs operations on even-numbered half upper 0, 2, 4,... 126 states among 256 states, and performs a second operation. The addition comparison selector 212 injects four signals of the branch and the state evaluation amount to perform operations on the states 128, 130, 132, ..., 254, which are the lower half of the 256 state numbers. The third addition comparison selector 214 injects four signals of the branch and the state evaluation amount to perform operations on the top 1, 3, 5, 7, ..., 127 states of the odd half of the 256 state numbers, and the fourth state. The addition comparison selector 216 introduces four signals of the branch and the state evaluation amount and performs operations on 129, 131, 133, 135, ..., 255 which are odd half lower states among the 256 state numbers. Thus, the four 1/2/3/4 addition comparison selectors 210 to 216 flow in the branch and the state evaluation amount flowing in parallel to (0,128,1,129) and (2,130,3,131), ... Performs operations on., (126,254,127,255) states sequentially. Here, the branch metric and the state metric are input as follows in order to be input to each addition comparison selector in order for the operations to be performed in order. 0, 4, 8, ..., 240, 244, 248, 252 through the BM u terminal of the first addition comparison selector 210 and the BM L terminal of the second addition comparison selector 212, respectively, 2, 4, 6, ..., 120, 122, 124, 126 is input to the evaluation amount for the transition to the state, the BM L terminal and the second addition comparison selector 212 of the first addition comparison selector 210 Transition from 0,4,8, ...., 240, 244, 248, 252 to 128, 130, 132, ...., 248, 250, 252, 254 respectively through the BM u terminal of The valuation for these fields is entered.

또한, 제1가산 비교 선택기(210)와 제2가산 비교 선택기(212)의 SMu단자를 통하여 0, 4, 8, 12,...., 240, 244, 248, 252 상태에 대한 상태 평가량이 입력되고 SM2입력단자를 통하여 1, 5, 9,....,241, 245, 249 ,253 상태에 대한 상태 평가량이 입력된다.In addition, the state evaluation amounts for the states 0, 4, 8, 12, ..., 240, 244, 248, and 252 through the SM u terminals of the first addition comparison selector 210 and the second addition comparison selector 212. Is inputted, and the state evaluation amount for 1, 5, 9, ..., 241, 245, 249 and 253 states is input through the SM 2 input terminal.

제3가산 비교 선택기(214)의 BMu단자와 제4가산 비교 선택기(216)의 BML단자를 통하여 2, 6, 10,....,242 ,246 ,250 ,254 상태에서 각각 1,3,5,7,..,.,121, l23, 125, 127 상태로 천이되는 지로에 대한 평가량이 입력되고, 제3가산 비교 선택기(214)의 BM2단자와 제4가산 비교 선택기(216)의 BMu단자를 통하여 2,6,10,....,242, 246, 250, 254 상태에서 각각 129, 131, 133,....,249, 251, 253, 255 상태로 천이되는 지로들에 대한 평가량이 입력된다. 또한, 제3가산 비교 선택기(214)와 제4가산 비교 선택기(216)의 SMu단자를 통하여 2,6,10, ...., 242, 246, 250, 254 상태에 대한 상태 평가량이 입력되고 SML단자를 3, 7, 11,....,243, 247, 251, 255 상태에 대한 상태 평가량이 입력된다.1, 2, 6, 10,..., 242, 246, 250, 254 through the BM u terminal of the third addition comparison selector 214 and the BM L terminal of the fourth addition comparison selector 216. 3,5,7, .., 121, l23, 125, 127 The evaluation amount for the branch which is transferred to the state is input, and the BM 2 terminal and the fourth addition comparison selector 216 of the third addition comparison selector 214 are inputted. Transition to 129, 131, 133, ..., 249, 251, 253, and 255 states from 2, 6, 10, ..., 242, 246, 250, and 254 states through BM u terminal of The valuation for the branches is entered. In addition, the state evaluation amounts for the states 2, 6, 10, ..., 242, 246, 250, and 254 are input through the SM u terminals of the third addition comparison selector 214 and the fourth addition comparison selector 216. Then, SM L terminals are input for state evaluation amounts for states 3, 7, 11, ..., 243, 247, 251, and 255.

제1/제2가산 비교 선택기(210,212)에서 출력되는 ENSMu, ENSML신호는 짝수 상태들에 대한 새로와진 상태 평가량의 출력신호이고, EPSu, EPSL신호는 짝수 상태들에 대한 경로선택 신호를 나타낸다.The ENSM u and ENSM L signals output from the first and second addition comparison selectors 210 and 212 are output signals of the new state evaluation amount for even states, and the EPS u and EPS L signals are path selection signals for even states. Indicates.

제3/제4가산 비교 선택기(214,216)에서 출력되는 ONSMu, ONSML신호는 홀수 상태들에 대한 새로와진 상태 평가량의 출력신호이고, OPSu, 0PSL신호는 홀수 상태에 대한 경로선택 신호를 나타낸다.The ONSM u and ONSM L signals output from the third / fourth add comparison selectors 214 and 216 are output signals of the new state evaluation amount for odd states, and the OPS u and 0PS L signals represent path selection signals for odd states. .

제1 내지 제4가산 비교 선텍기(210 내지 216)에서 출력되는 경로선택 신호는 제1도의 경로 추적 논리부(140)와 경로 기억부(130)를 통하여 바이터비 알고리즘으로 복호화된 데이터를 출력한다.The path selection signal output from the first to fourth addition comparison selectors 210 to 216 outputs the data decoded by the Viterbi algorithm through the path tracking logic unit 140 and the path storage unit 130 of FIG. 1. .

제2b도는 본 발명에 따른 각 가산비교 선택기의 세부 블록도이다.Figure 2b is a detailed block diagram of each addition comparison selector according to the present invention.

제2b도에 도시된 장치는 제1가산기(218), 제2가산기(220), 비교기(222), 선택기(224)를 포함한다.The apparatus shown in FIG. 2B includes a first adder 218, a second adder 220, a comparator 222, and a selector 224.

제2b도의 제1가산기(218)와 제2가산기(220)는 제2a도에서 기술된 바와 같이 지로 및 상태 평가량을 유입하여 각각 A와 B의 데이터값을 산출한다. 비교기(222)는 상기 가산기(218,220)에서 가산된 두 개의 A, B값을 비교하여 A 데이터가 B 데이터보다 작거나 같으면 이를 출력하고 크면 1을 출력하여 경로선택(PS) 신호로 출력한다. 한편, 선택기(224)는 제1/2가산기(218,220)에서 가산되어 출력되는 A, B의 데이터를 유입하여 비교기(222)의 출력신호인 경로선택 신호에 의해 A 또는 B의 데이터를 선택하여 새로운 상태 평가량(NSM)으로 출력한다.The first adder 218 and the second adder 220 of FIG. 2B introduce the branch and state evaluation amounts as described in FIG. 2A to calculate the data values of A and B, respectively. The comparator 222 compares two A and B values added by the adders 218 and 220 and outputs the A data when the data is smaller than or equal to the B data and outputs 1 when the data is large and outputs a path selection (PS) signal. On the other hand, the selector 224 inflows the data of A and B added and output from the first and second adders 218 and 220, and selects the data of A or B by the path selection signal, which is an output signal of the comparator 222, and selects new data. Output as status evaluation (NSM)

상술한 바와 같이 본 발명에 따른 바이터비 복호기의 가산 비교 선텍장치는 지로 평가량과 상태 평가량을 병렬로 유입하여 한 변에 다수의 상태를 연산처리함으로서, 복호 처리속도를 향상시키며 다수의 채널을 복호처리할 수 있다.As described above, the addition comparison suntec apparatus of the Viterbi decoder according to the present invention inflows a branch evaluation amount and a state evaluation amount in parallel to calculate a plurality of states on one side, thereby improving decoding processing speed and decoding a plurality of channels. can do.

Claims (3)

바이터비 복호기에서 가산비교 선택연산을 수행하는 가산비교 선택장치에 있어서, 지로 및 상태 평가량을 병렬로 유입하여 짝수 상태 중에서 반쪽 상위의 평가량과 가산비교 선택연산하여 최적의 경로 선택신호를 생성하는 제1가산비교 선택기 ; 지로 및 상태 평가량을 병렬로 유입하여 짝수 상태 중에서 반쪽 상위의 평가량과 가산비교 선택연산하여 최적의 경로 선택신호를 생성하는 제2가산비교 선택기 ; 지로 및 상태 평가량을 병렬로 유입하여 홀수 상태 중에서 반쪽 하위의 평가량과 가산비교 선택연산하여 최적의 경로 선택신호를 생성하는 제3가산비교 선택기 ; 및 지로 및 상태 평가량을 병렬로 유입하여 홀수 상태 중에서 반쪽 하위의 평가량과 가산비교 선택연산하여 최적의 경로 선택신호를 생성하는 제4가산비교 선택기를 포함함을 특징으로 하는 바이터비 복호기의 가산비교 선택장치.An addition comparison selection apparatus for performing an addition comparison selection operation in a bitter ratio decoder, comprising: a first inflow of a branch and state evaluation amount in parallel to perform an addition comparison operation with the higher half evaluation value in an even state to generate an optimal path selection signal; Addition comparison selector; A second addition comparison selector which introduces a branch and state evaluation amount in parallel and adds and compares the evaluation value with the upper half of the even state to generate an optimal path selection signal; A third addition comparison selector which introduces a branch and state evaluation amount in parallel and adds and compares the evaluation value with the lower half of the odd state to generate an optimal path selection signal; And a fourth addition comparison selector for generating an optimal path selection signal by performing addition comparison selection with the lower half evaluation amount in the odd state by introducing the branch and state evaluation amounts in parallel. Device. 제1항에 있어서, 상기 제1가산비교 선택기와 제2가산비교 선택기, 제3가산비교 선택기 및 제4가산비교 선택기는 지로 및 상태 평가량을 더하는 제1가산기나 제2가산기와 상기 제1가산기와 제2가산기의 출력값을 비교하는 비교기, 상기 제1가산기와 제2가산기의 출력을 유입하여 최적의 상태평가량을 선택하는 선택기로 각각 구성됨을 특징으로 하는 바이터비 복호기의 가산비교 선택장치.2. The apparatus of claim 1, wherein the first addition comparison selector, the second addition comparison selector, the third addition comparison selector, and the fourth addition comparison selector include a first adder, a second adder, and the first adder, which add a branch and a state evaluation amount. And a comparator for comparing output values of a second adder, and a selector for inputting the outputs of the first adder and the second adder to select an optimal condition evaluation amount, respectively. 제2항에 있어서, 상기 선택기는 상기 제1/제2가산기에서 각각 가산된 값을 상기 비교기에서 비교하여 출력한 경로선택 신호에 의해 상기 가산된 값을 선택함을 특징으로 하는 바이터비 복호기의 가산비교 선택장치.3. The adder of claim 2, wherein the selector selects the added value by a path selection signal output by comparing the values added by the first and second adders with the comparator. Comparison selector.
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