KR100211545B1 - Burst code generator - Google Patents

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Abstract

본 발명은 BEDO 코우드 발생기에 관한 것으로, 특히 시퀀셜 타입 버스트 어드레스 발생기와 인터리브 타입 버스트 어드레스 발생기를 하나의 코우드 발생기로 대체하기 위한 BEDO 코우드 발생기에 관한 것으로 상기 목적 달성을 위하여 제1 2진 카운터(0) 수단과, 제2 2진 카운터(1) 수단과, 제1 버스트 코우드(0) 발생 수단과, 제2 버스트 코우드(1) 발생 수단을 구비한다.The present invention relates to a BEDO code generator, and more particularly to a BEDO code generator for replacing a sequential type burst address generator and an interleaved type burst address generator with a single code generator. (0) means, a second binary counter (1) means, a first burst code (0) generating means, and a second burst code (1) generating means.

Description

버스트 코우드 발생기Burst code generator

제1도는 종래기술에 따른 버스트 코우드 발생기 구성도.1 is a block diagram of a burst code generator according to the prior art.

제2도는 본 발명에 따른 버스트 코우드 발생기 구성도.2 is a schematic diagram of a burst code generator according to the present invention.

제3도는 본 발명에 따른 버스트 코우드 발생기 회로도.3 is a burst code generator circuit diagram in accordance with the present invention.

제4도는 제3도에 도시된 본 발명에 따른 버스트 코우드 발생기에 대한 동작 타이밍도.4 is an operation timing diagram for a burst code generator according to the present invention shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 제1 2진 카운터부 12 : 제2 2진 카운터부11: first binary counter unit 12: second binary counter unit

13 : 2P1 버스트 코우드 발생부 14 : 제2 버스트 코우드 발생부13: 2P1 burst code generator 14: second burst code generator

본 발명은 BEDO(Burst Extended Data Output, 이하 BEDO라 한다.) 코우드 발생기에 관한 것으로, 특히 시퀀셜 타입 버스트 어드레스 발생기(Sequential Type Burst Address Generator)와 인터리브 타입 버스트 어드레스 발생기(Interleave Type Burst Address Generator)를 하나의 코우드 발생기로 대체하기 위한 BEDO 코우드 발생기에 관한 것이다.The present invention relates to a BEDO (Burst Extended Data Output, BEDO) code generator, and in particular, a sequential type burst address generator and an interleaved type burst address generator It relates to a BEDO code generator for replacing with one code generator.

제1도는 종래기술에 따른 버스트 코우드 발생기 구성도로서, 스타팅 어드레스 신호0와 2진 카운터0의 출력신호인 버스트 카운트 신호0를 입력으로 인터리브 어드레스 신호0를 출력시키기 위한 익스크루시브 OR 0와, 상기 스타팅 어드레스 신호0와 상기 2진 카운터0의 버스트 카운트 신호0를 입력으로 시퀀셜 어드레스 신호0를 출력시키기 위한 전가산기 0와, 2진 카운터1의 출력신호인 버스트 카운트 신호1와 스타팅 어드레스 신호1를 입력으로 인터리브 어드레스 신호1를 출력시키기 위한 익스크루시브 OR 1와, 상기 전 가산기 0의 올림수와 상기 2진 카운터1의 버스트 카운트 신호1와 상기 스타팅 어드레스 신호1를 입력으로 시퀀셜 어드레스 신호1를 출력시키기 위한 전가산기 1와, 인터리브 어드레스 신호1와 인터리브 어드레스 신호0와 시퀀셜 어드레스, 신호0와 시퀀셜 어드레스 신호1 및 버스트 타입 선택신호를 입력으로 버스트 카운터 어드레스 신호0와 버스트 카운터 어드레스 신호1를 출력시키기 위한 멀티플렉서와, 클럭신호에 의해 동작하여 버스트 카운트 신호0를 출력시키기 위한 2진 카운터0와, 클럭신호에 의해 동작하여 버스트 카운트 신호1를 출력시키기 위한 2진 카운터 1로 구성된다.1 is a block diagram of a burst code generator according to the prior art, and includes an exclusive OR 0 for outputting an interleaved address signal 0 by inputting a burst count signal 0, which is an output signal of a starting address signal 0 and a binary counter 0, A full adder 0 for outputting a sequential address signal 0 by inputting the starting address signal 0 and the burst count signal 0 of the binary counter 0, and a burst count signal 1 and a starting address signal 1 which are output signals of the binary counter 1; Outputs an sequential address signal 1 by inputting an exclusive OR 1 for outputting an interleaved address signal 1 to the input, the rounded-up number of the full adder 0, the burst count signal 1 of the binary counter 1, and the starting address signal 1 Full adder 1, interleaved address signal 1, interleaved address signal 0, sequential address, and signal A multiplexer for outputting the burst counter address signal 0 and the burst counter address signal 1 by inputting 0, the sequential address signal 1 and the burst type selection signal, and a binary counter 0 for outputting the burst count signal 0 by operating the clock signal. And a binary counter 1 for operating the clock signal to output the burst count signal 1.

이하, 상기 구성에 따른 동작을 보면 제1도의 버스트 카운터 리셋 신호에 의해 전가산기0과 전가산기1과 익스크루시브 OR 0 및 익스크루시브 OR 1의 모든 카운터를 리셋시킨다.Hereinafter, the operation according to the above configuration resets all the counters of the full adder 0, the full adder 1, the exclusive OR 0, and the exclusive OR 1 by the burst counter reset signal of FIG.

그 다음으로 버스트 타입 선택 신호가 선정되어 입력되면 인터리브 어드레스 동작과 시퀀셜 어드레스 동작 중 하나가 선택된다. 이때 시퀀셜 어드레스 모드가 선택되었다면 클럭신호에 의해 스타팅 어드레스 신호1을 받아들여 전가산기0과 전가산기1에 데이터를 래치시킨다.Next, when a burst type selection signal is selected and input, one of an interleaved address operation and a sequential address operation is selected. At this time, if the sequential address mode is selected, the start address signal 1 is received by the clock signal to latch the data in the full adder 0 and the full adder 1.

그 다음 클럭신호가 입력되면 전가산기0과 전가산기1의 래치 어드레스가 버스트 카운터 어드레스0과 버스트 카운터 어드레스1로 출력된다. 다시 클럭 신호가 입력되면 전가산기0은 래치시킨 데이터가 로우(0)이면 데이터 하이(1)를 출력시키고 자리 올림수는 로우(0)가 된다. 전가산기1은 전가산기0의 자리올림수와 전가산기1이 래치하고 있는 데이터의 합을 출력시키게 된다.Then, when the clock signal is input, the latch addresses of the full adder 0 and the full adder 1 are output to the burst counter address 0 and the burst counter address 1. When the clock signal is input again, the full adder 0 outputs the data high 1 when the latched data is low (0), and the digit is low (0). The full adder 1 outputs the sum of the digits of the full adder 0 and the data latched by the full adder 1.

상기 동작에서 버스트 타입 선택신호가 인터리브 어드레스가 선정되었다면, 제1도의 멀티플렉서는 전환되어 익스크루시브 OR 0 및 익스크루시브 OR 1의 출력을 받아 상기 시퀀셜 어드레스 동작과 유사한 방법으로 버스트 카운터 어드레스0과 버스트 카운터 어드레스1을 출력시킨다.In the above operation, if the burst type selection signal is selected as the interleaved address, the multiplexer of FIG. 1 is switched to receive the outputs of the exclusive OR 0 and the exclusive OR 1, and the burst counter address 0 and the burst are similar to the sequential address operation. Output the counter address 1.

이상에서 살펴본 바와 같이, 종래의 버스트 코우드 발생기에서는 BEDO DRAM의 시퀀셜 버스트 타입 어드레스 발생기는 전 가산기를 이용하여 구성되고 인터리브 버스트 타입 어드레스 발생기는 익스크루시브 OR 회로로 구성되어 버스트 타입 선택 회로가 멀티플렉서로 선택되어 하나씩 구동되므로 회로가 복잡하고 설계면적이 커지게 되는 문제점이 있었다.As described above, in the conventional burst code generator, the sequential burst type address generator of the BEDO DRAM is configured using the full adder, and the interleaved burst type address generator is configured with the Exclusive OR circuit so that the burst type selection circuit is a multiplexer. Since it is selected and driven one by one, there is a problem that the circuit is complicated and the design area becomes large.

따라서, 본 발명의 버스트 코우드 발생기는 BEDO 시퀀셜 버스트 타입 어드레스 발생기와 인터리브 버스트 타입 어드레스 발생기를 하나의 코우드 발생기로 대체하므로써 회로설계를 간단히 하고 설계면적을 줄이기 위한 버스트 코우드 발생기를 제공함에 그 목적이 있다.Accordingly, the burst code generator of the present invention provides a burst code generator to simplify the circuit design and reduce the design area by replacing the BEDO sequential burst type address generator and the interleaved burst type address generator with a single code generator. There is this.

상기 목적 달성을 위한 본 발명의 실시예에 따른 버스트 코우드 발생기는, 외부로부터의 클럭신호와 버스트 카운터 리셋 신호에 의해 동작하여 제1 버스트 카운터 신호 및 플립플롭 신호를 출력하는 제1 2진 카운터 수단과,A burst code generator according to an embodiment of the present invention for achieving the above object, the first binary counter means for operating by a clock signal and a burst counter reset signal from the outside to output a first burst counter signal and a flip-flop signal and,

상기 플립플롭 신호와 상기 버스트 카운터 리셋 신호에 의해 동작하여 제2 버스트 카운트 신호를 출력하는 제2 2진 카운터 수단과,Second binary counter means for operating by the flip-flop signal and the burst counter reset signal to output a second burst count signal;

상기 제1 2진 카운터 수단의 출력신호와 클럭신호에 의해 동작하여 제1 버스트 카운터 어드레스 신호를 출력하는 제1 버스트 코우드 발생 수단과,First burst code generating means operating by an output signal and a clock signal of said first binary counter means to output a first burst counter address signal;

상기 제2 2진 카운터 수단의 출력신호와 클럭 신호와 버스트 카입 선택신호 및 스타팅 어드레스 신호에 의해 동작하여 제2 버스트 카운터 어드레스 신호를 출력하는 제2 버스트 코우드 발생 수단을 구비한다.And second burst code generating means for outputting a second burst counter address signal by operating on the output signal, the clock signal, the burst insert selection signal, and the starting address signal of the second binary counter means.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제2도는 본 발명에 따른 버스트 코우드 발생기 구성도로서, 클럭신호에 의해 동작하여 제1 버스트 카운트 신호를 출력시키기 위한 제1 2진 카운터부(11)와, 상기 클럭신호에 의해 동작하여 제2 버스트 카운트 신호를 출력시키기 위한 제2 2진 카운터부(12)와, 스타팅 어드레스0의 신호와 상기 제1 버스트 카운트 신호를 입력으로 하여 제1 버스트 카운터 어드레스0의 신호를 출력시키기 위한 제1 버스트 코우드 발생부(13)와, 상기 스타팅 어드레스0의 신호와 버스트 타입 선택신호 및 제2 버스트 카운트 신호를 입력으로 하여 제2 버스트 카운터 어드레스1의 신호를 출력시키기 위한 제2 버스트 코우드 발생부(14)로 구성된다.2 is a configuration diagram of a burst code generator according to the present invention, the first binary counter unit 11 for outputting a first burst count signal by operating by a clock signal and a second by operating by the clock signal. A second binary counter 12 for outputting a burst count signal, a first burst code for outputting a signal of the first burst counter address 0 by inputting the signal of the starting address 0 and the first burst count signal; A second burst code generator 14 for outputting a signal of the second burst counter address 1 by inputting the wood generator 13 and the signal of the starting address 0, the burst type selection signal, and the second burst count signal. It is composed of

이하, 상기 구성에 따른 동작을 보면 버스트 카운터 리셋 신호에 의해 제1 버스트 코우드 발생부(13)와 제2 버스트 코우드 발생부(14)내에 있는 모든 카운터를 리셋시킨다. 그 다음으로 버스트 타입 선택신호가 선정되어 입력되면 인터리브 어드레스 동작과 시퀀셜 어드레스 동작 중 하나가 선택된다. 이때 시퀀셜 어드레스 모드가 선택되었다면 제1 버스트 카운터 어드레스0은 스타팅 어드레스0의 신호를 클럭에 동기하여 반전시켜 출력시키고, 제2 버스트 카운터 어드레스1은 스타팅 어드레스0의 신호와 값이 하이(1)인 경우에는 제4도의 버스트 카운트1과 같이 한 클럭만큼 이동시켜 출력시켜서 제2 버스트 카운트 어드레스1을 만들고, 스타팅 어드레스0의 신호값이 로우(0)인 경우에는 제2 2진 카운터부(12)의 입력을 그대로 제2 버스트 카운터 어드레스1로 사용한다.Hereinafter, the operation according to the above configuration resets all counters in the first burst code generator 13 and the second burst code generator 14 by the burst counter reset signal. Next, when the burst type selection signal is selected and input, one of an interleaved address operation and a sequential address operation is selected. In this case, if the sequential address mode is selected, the first burst counter address 0 outputs the signal of the starting address 0 in synchronization with the clock, and the second burst counter address 1 has the signal and the value of the starting address 0 high (1). The second burst count address 1 is generated by shifting and outputting one clock as shown in the burst count 1 of FIG. 4, and when the signal value of the starting address 0 is low (0), the input of the second binary counter part 12 is inputted. Is used as the second burst counter address 1 as it is.

상기 동작에서 버스트 타입 선택신호가 인터리브 어드레스로 선정되었다면 제2도의 제1 2진 카운터부(11) 및 제2 카운터부(12)의 출력을 그대로 제1 버스트 카운터 어드레스0 및 제2 버스트 카운터 어드레스1의 출력으로 사용한다.In the above operation, when the burst type selection signal is selected as the interleaved address, the outputs of the first binary counter 11 and the second counter 12 in FIG. 2 remain as the first burst counter address 0 and the second burst counter address 1. Use as output of.

상기와 같은 방법은 종전의 방식과 같이 논리적 구성을 갖고 있지는 못하지만 코드구조상 연관성으로 인해 하나의 코우드 발생기에서 제1 버스트 카운터 어드레스0과 제2 버스트 카운터 어드레스1을 얻게된다.The above method does not have a logical structure as in the conventional method, but due to the code structure association, the first burst counter address 0 and the second burst counter address 1 are obtained from one code generator.

제3도는 본 발명에 따른 버스트 코우드 발생기 회로도로서, 클럭신호와 버스트 카운터 리셋 신호에 의해 동작하여 제1 버스트 코우드 발생부(13)로 제1 버스트 카운트 신호를 출력하고 제2 2진 카운터부(12)로 티 플립플롭 신호를 출력시키기 위한 제1 2진 카운터부(11)와, 상기 티 플립플롭 신호와 상기 버스트 카운터 리셋 신호에 의해 동작하여 제2 버스트 코우드 발생부(14)로 제2 버스트 카운트 신호를 출력시키기 위해 동작하여 제1 버스트 카운터 어드레스 신호0을 출력시키기 위한 제1 버스트 코우드 발생부(13)와, 상기 제2 2진 카운터부(12)의 출력신호와 클럭신호 및 버스트 타입 선택신호 그리고 스타팅 어드레스0의 신호에 의해 동작하여 제2 버스트 카운터 어드레스 신호1를 출력시키기 위한 제2 버스트 코우드 발생부(14)로 구성된다.3 is a burst code generator circuit diagram according to the present invention, which is operated by a clock signal and a burst counter reset signal to output a first burst count signal to the first burst code generator 13 and a second binary counter unit. A first binary counter section 11 for outputting a tee flip-flop signal to the 12; and a second burst code generator 14 operating by the tee flip-flop signal and the burst counter reset signal. A first burst code generator 13 for outputting a first burst counter address signal 0 and an output signal and a clock signal of the second binary counter part 12; And a second burst code generator 14 for outputting the second burst counter address signal 1 by operating with the burst type selection signal and the signal of the starting address 0.

상기 제1 2진 카운터부(11)는 토글 플립플롭(T F/F) 회로로 구성되는데, 클럭신호와 버스트 카운터 리셋 신호를 논리 연산하는 제1 낸드 케이트(NDI)와, 상기 제1 낸드 게이트(NDI)의 출력단과 제1 클럭 인버터(CIVI), 제2 클럭 인버터(CIV2), 제3 클럭 인버터(CIV3) 그리고 제4 클럭 인버터 엔모스(CIV4) 단자 사이에 접속되어 상기 제1 낸드게이트(NDI)의 출력신호를 반전시켜 상기 제1 클럭 인버터(CIVI), 제2 클럭 인버터(CIV2), 제3 클럭 인버터(CIV3) 그리고 제4 클럭 인버터(CIV4)를 제어하기 위한 제1 인버터(IV1)와, 상기 제1 인버터(IV1)의 출력단에 엔모스가 접속되고 상기 제1 낸드 게이트(ND1) 출력단에 피모스가 접속되며 출력단이 상기 제2 클럭 인버터(CIV2) 출력단에 접속되고 입력단이 상기 제3 클럭 인버터(CIV3) 출력단에 접속된 제1 클럭 인버터(CIV1)와, 상기 제1 인버터(IV1) 출력단에 피모스가 접속되고 상기 제1 낸드 게이트(ND1) 출력단에 엔모스가 접속되며 출력단이 상기 제1 클럭 인버터(CIV1) 출력단 및 제2 낸드 게이트(ND2) 한 입력단에 접속되고 입력단이 상기 제2 낸드게이트(ND2) 출력단에 접속된 제2 클럭 인버터(CIV2)와, 입력단으로 상기 제2 클럭 인버터(CIV2) 출력신호와 버스트 카운터 리셋 신호가 입력되고 출력단이 상기 제3 클럭 인버터(CIV3) 입력단에 접속된 제2 낸드 게이트(ND2)와, 상기 제1 인버터(IV1) 출력단에 엔모스가 접속되고 상기 제2 낸드 게이트(ND2) 출력단에 피모스가 접속되며 추력단이 상기 제1 클럭 인버터(CIV1) 입력단에 접속된 제3 클럭 인버터(CIV3)와, 상기 제1 인버터(IV1) 출력단에 엔모스가 접속되고 상기 제1 낸드 게이트(ND1) 출력단에 피모스가 접속되며 출력단이 제2 인버터(IV2) 입력단에 접속되고 입력단이 상기 제2 인버터(IV2) 출력단 및 상기 제2 2진 카운터부(12)의 제5 클럭 인버터(CIV5)의 일단에 접속된 제4 클럭 인버터(CIV4)와, 상기 제4 클럭 인버터(CIV4) 출력단과 상기 제1 버스트 코우드 발생부(13)의 제4 낸드 게이트(ND4) 한 입력단 사이에 접속된 제2 인버터(IV2)로 구성된다.The first binary counter unit 11 includes a toggle flip-flop (TF / F) circuit, and includes a first NAND gate NDI for logic operation of a clock signal and a burst counter reset signal, and the first NAND gate ( The first NAND gate NDI is connected between an output terminal of the NDI and a terminal of the first clock inverter CIVI, the second clock inverter CIV2, the third clock inverter CIV3, and the fourth clock inverter NMOS IV4. A first inverter IV1 for controlling the first clock inverter CIVI, the second clock inverter CIV2, the third clock inverter CIV3, and the fourth clock inverter CIV4 by inverting an output signal of And an NMOS connected to an output terminal of the first inverter IV1, a PMOS connected to an output terminal of the first NAND gate ND1, an output terminal connected to an output terminal of the second clock inverter CIV2, and an input terminal connected to the third terminal. A first clock inverter (CIV1) connected to an output terminal of the clock inverter (CIV3) and the first inverter (IV1); PMOS is connected to an output terminal, an NMOS is connected to an output terminal of the first NAND gate ND1, an output terminal is connected to an input terminal of an output terminal of the first clock inverter CIV1 and a second NAND gate ND2, and an input terminal is connected to the input terminal. 2 The second clock inverter (CIV2) connected to the NAND gate (ND2) output terminal, the second clock inverter (CIV2) output signal and the burst counter reset signal are input to the input terminal, and the output terminal is the input terminal of the third clock inverter (CIV3). An NMOS is connected to the second NAND gate ND2 and an output terminal of the first inverter IV1, a PMOS is connected to an output terminal of the second NAND gate ND2, and a thrust terminal is connected to the first clock inverter ( CIV1) A third clock inverter CIV3 connected to an input terminal, an NMOS connected to an output terminal of the first inverter IV1, a PMOS connected to an output terminal of the first NAND gate ND1, and an output terminal connected to a second inverter CIV1. IV2) connected to the input and connected to the input A fourth clock inverter (CIV4) connected to one end of the second inverter (IV2) output terminal and the fifth clock inverter (CIV5) of the second binary counter unit 12, and an output terminal of the fourth clock inverter (CIV4); And a second inverter IV2 connected between an input terminal of the fourth NAND gate ND4 of the first burst code generator 13.

상기 제2 2진 카운터부(12)는 토글 플립플롭(T F/F) 회로로 구성되는데, 상기 제3 클럭 인버터(CIV3)의 출력신호에 엔모스가 접속되고 상기 제4 클럭 인버터(CIV4) 입력단에 피모스가 접속되며 출력단이 제6 클럭 인버터(CIV6) 출력단에 접속되고 입력단이 제8 클럭 인버터(CIV8) 출력단에 접속된 제5 클럭 인버터(CIV5)와, 상기 제3 클럭 인버터(CIV3) 출력단에 피모스가 접속되고 상기 제4 클럭 인버터(CIV4) 입력단에 엔모스가 접속되며 입력단이 상기 제5 클럭 인버터(CIV5) 출력단에 접속되고 입력단이 제3 낸드 게이트(ND3) 출력단에접속된 제6 클럭 인버터(CIV6)와, 입력단으로 버스트 카운터 리셋 신호와 상기 제6 클럭 인버터(CIV6) 출력신호가 입력되고 제7 클럭 인버터(CIV7) 입력단에 접속된 제3 낸드 게이트(ND3)와, 상기 제3 클럭 인버터(CIV3) 출력단에 피모스가 접속되고 상기 제4 클럭 인버터(CIV4) 입력단에 엔모스가 접속되며 출력단이 상기 제8 클럭 인버터(CIV8) 출력단에 접속되고 입력단이 상기 제6 클럭 인버터(CIV6) 입력단에 접속된 제7 클럭 인버터(CIV7)와, 상기 제3 낸드 게이트(ND3) 출력단과 상기 제2 버스트 코우드 발생부(14)의 제8 낸드 게이트(ND8)의 한 입력단자 사이에 접속된 제3 인버터(IV8)와, 상기 제3 클럭 인버터(CIV3) 출력단에 엔모스가 접속되고 상기 제4 클럭 인버터(CIV4) 입력단에 피모스가 접속되며 출력단이 제4 인버터(IV4) 입력단에 접속되고 입력단이 상기 제2 버스트 코우드 발생부(14)내의 제7 인버터(IV7) 입력단에 접속된 제8 클럭 인버터(CIV8)와, 상기 제8 클럭 인버터(CIV8) 출력단과 상기 제8 클럭 인버터(CIV8) 입력단 사이에 접속된 제4 인버터(IV4)로 구성된다.The second binary counter unit 12 includes a toggle flip-flop (TF / F) circuit, an NMOS connected to an output signal of the third clock inverter CIV3, and an input terminal of the fourth clock inverter CIV4. A fifth clock inverter (CIV5) and an output terminal of which are connected to an output terminal of the sixth clock inverter (CIV6) and an input terminal of the PMOS connected to an output terminal of the eighth clock inverter (CIV8), and an output terminal of the third clock inverter (CIV3). A PMOS connected to the fourth clock inverter (CIV4), an NMOS connected to an input terminal thereof, an input terminal connected to an output terminal of the fifth clock inverter (CIV5), and an input terminal connected to an output terminal of the third NAND gate (ND3). A third NAND gate ND3 connected to a clock inverter CIV6, a burst counter reset signal and an output signal of the sixth clock inverter CIV6 to an input terminal, and connected to an input terminal of a seventh clock inverter CIV7; PMOS is connected to the output terminal of the clock inverter (CIV3) An NMOS is connected to an input terminal of the fourth clock inverter (CIV4), an output terminal is connected to an output terminal of the eighth clock inverter (CIV8), and an input terminal is connected to an input terminal of the sixth clock inverter (CIV6). And a third inverter IV8 connected between the output terminal of the third NAND gate ND3 and one input terminal of the eighth NAND gate ND8 of the second burst code generator 14, and the third An NMOS is connected to an output terminal of a clock inverter (CIV3), a PMOS is connected to an input terminal of the fourth clock inverter (CIV4), an output terminal is connected to an input terminal of a fourth inverter (IV4), and an input terminal is connected to the second burst code generator ( An eighth clock inverter (CIV8) connected to an input terminal of a seventh inverter (IV7) in FIG. 14, and a fourth inverter IV4 connected between an output terminal of the eighth clock inverter (CIV8) and an input terminal of the eighth clock inverter (CIV8). It is composed of

상기 제1 버스트 코우드 발생부(13)는 디 플립플롭(D F/F) 회로로 구성되는데, 상기 제1 2진 카운터부(11)의 제2 인버터 출력신호와 클럭신호를 논리연산하여 제5 낸드 게이트(ND5)의 한 입력단자로 출력시키기 위한 제4 낸드 게이트와(ND4), 상기 클럭신호를 반전시켜 제6 낸드 게이트(ND6)의 한 입력단자로 출력시키기 위한 제5 인버터(IV5)와, 한 입력단이 상기 제4 낸드 게이트(ND4) 출력단에 접속되고 다른 입력단이 상기 제6 낸드 게이트(ND6) 출력단에 접속되어 제1 버스트 카운터 어드레스0의 신호를 출력시키기 위한 제5 낸드 게이트(ND5)와, 한 입력단이 제5 인버터(IV5) 출력단에 접속되고 다른 입력단이 상기 제5 낸드 게이트(ND5) 출력단에 접속된 제6 낸드 게이트(ND6)로 구성된다.The first burst code generator 13 includes a de-flip-flop (DF / F) circuit. The first burst code generator 13 performs a logic operation on a second inverter output signal and a clock signal of the first binary counter unit 11 to perform a fifth operation. A fourth NAND gate ND4 for outputting to one input terminal of the NAND gate ND5, a fifth inverter IV5 for inverting the clock signal and outputting to one input terminal of the sixth NAND gate ND6; A fifth NAND gate ND5 for outputting a signal of a first burst counter address 0 by connecting one input terminal to an output terminal of the fourth NAND gate ND4 and the other input terminal to an output terminal of the sixth NAND gate ND6. And a sixth NAND gate ND6 connected to the output terminal of the fifth inverter IV5 and the other input terminal to the output terminal of the fifth NAND gate ND5.

상기 제2 버스트 코우드 발생부(14)는 버스트 타입 선택신호와 스타팅 어드레스0의 신호를 논리 연산하여 제6 인버터(IV6) 입력단과, 제9 낸드 게이트(ND9)의 한 입력단으로 인가하기 위한 제7 낸드 게이트(ND7)와, 상기 제7 낸드 게이트(ND7) 출력신호를 반전시켜 제8 낸드 게이트(ND8)의 한 입력단으로 인가하기 위한 제6 인버터(IV6)와, 상기 제6 인버터(IV6) 출력신호와 상기 제2 2진 카운터부(12)의 제3 인버터 출력신호를 논리 연산하여 제10 낸드 게이트(ND10)의 한 입력단으로 인가하기 위한 제8 낸드 게이트와, 상기 제4 인버터(IV4)의 출력신호를 반전시켜 상기 제9 낸드 게이트(ND9) 다른 입력단으로 인가하기 위한 제7 인버터(IV7)와, 상기 제7 인버터(IV7) 출력신호와 상기 제7 낸드 게이트(ND7) 출력신호를 논리 연산하여 상기 제10 낸드 게이트(ND10)의 다른 입력단으로 인가하기 위한 제9 낸드 게이트(ND9)와, 상기 제8 낸드 게이트(ND8) 출력신호와 상기 제9 낸드 게이트(ND9) 출력신호 및 클럭신호를 논리 연산하여 제11 낸드 게이트(ND11)의 한 입력단으로 인가하기 위한 제10 낸드게이트(ND11)와, 클럭신호를 반전시켜 제12 낸드 게이트(ND12)의 한 입력단으로 인가하기 위한 제8 인버터(IV8)와, 한 입력단으로 상기 제10 낸드 게이트(ND10) 출력신호가 입력되고 다른 입력단으로 상기 제12 낸드 게이트(ND12) 출력신호가 입력되어 제2 버스트 카운터 어드레스1의 신호를 출력시키기 위한 제11 낸드 게이트(ND11)와, 상기 제8 인버터(IV8)의 출력신호와 상기 제11 낸드 게이트(ND11) 출력신호를 논리 연산하여 상기 제11 낸드 게이트(ND11)의 입력단으로 인가하기 위한 제12 낸드 게이트(ND12)로 구성된다.The second burst code generator 14 performs a logic operation on the burst type selection signal and the starting address 0 signal to apply the sixth inverter IV6 input terminal and one input terminal of the ninth NAND gate ND9. A seventh NAND gate ND7, a sixth inverter IV6 for inverting an output signal of the seventh NAND gate ND7 and applying it to one input terminal of the eighth NAND gate ND8, and the sixth inverter IV6 An eighth NAND gate for performing a logic operation on an output signal and a third inverter output signal of the second binary counter part 12 to one input terminal of the tenth NAND gate ND10, and the fourth inverter IV4. Logic of the seventh inverter IV7, the seventh inverter IV7 output signal, and the seventh NAND gate ND7 output signal for inverting an output signal of the second signal to be applied to another input terminal of the ninth NAND gate ND9. Operation to enter the other input terminal of the tenth NAND gate ND10. The ninth NAND gate ND9, the eighth NAND gate ND8 output signal, the ninth NAND gate ND9 output signal, and a clock signal are logically operated to one input terminal of the eleventh NAND gate ND11. The tenth NAND gate ND11 for applying, the eighth inverter IV8 for applying the inverted clock signal to one input terminal of the twelfth NAND gate ND12, and the tenth NAND gate ND10 as one input terminal. An output signal is input, and the twelfth NAND gate ND12 output signal is input to another input terminal to output a signal of the second burst counter address 1, and the eighth NAND gate ND11 of the eighth inverter IV8. And a twelfth NAND gate ND12 for performing a logic operation on an output signal and the eleventh NAND gate ND11 and applying it to an input terminal of the eleventh NAND gate ND11.

이하, 상기 구성에 따른 동작을 보면, 버스트 카운터 리셋 신호에 의해 제2 낸드 게이트(ND2)와, 제3 낸드 게이트(ND3)를 리셋시킨다. 이와 같이 하여 제1 및 제2 2진 카운터부(11, 12)가 리셋되면 버스트 타입 선택신호가 선정되어 입력되고 인터리브 어드레스 동작과 시퀀셜 어드레스 동작중 하나가 선택된다. 이때 시퀀셜 어드레스 모드가 선택되었다면 제1 버스트 카운터 어드레스0는 스타팅 어드레스0의 신호를 제1 2진 카운터부(11)와 클럭 동기회로(도시생략)에 의해 스타팅 어드레스0의 신호를 반전하여 출력시키고 제2 버스트 카운트 어드레스1은 스타팅 어드레스0의 신호값이 하이(1)인 경우에는 제4도의 버스트 카운트1과 같이 제3도의 클럭 인버터(CIV5, CIV6)와, 제3 낸드 게이트(ND3)로 이루어진 5 플립플롭에 의해 한 클럭만큼 이동시켜 출력시켜서 제2 버스트 카운트 어드레스1을 만들고 스타팅 어드레스0의 신호값이 로우(0)인 경우에는 클럭 인버터(CIV5, CIV6, CIV7, CIV8)에 의해 5 플립플롭을 구성하여 인버터(IV4)로 출력시켜 제2 버스트 카운터 어드레스1을 만든다.Hereinafter, the operation according to the above configuration will reset the second NAND gate ND2 and the third NAND gate ND3 by the burst counter reset signal. In this manner, when the first and second binary counters 11 and 12 are reset, a burst type selection signal is selected and input, and one of an interleaved address operation and a sequential address operation is selected. In this case, when the sequential address mode is selected, the first burst counter address 0 outputs the signal of the starting address 0 by inverting the signal of the starting address 0 by the first binary counter 11 and the clock synchronizing circuit (not shown). 2 When the signal value of the starting address 0 is high (1), the burst count address 1 is composed of the clock inverters CIV5 and CIV6 in FIG. 3 and the third NAND gate ND3 as in the burst count 1 in FIG. The second burst count address 1 is generated by shifting and outputting by one clock by the flip-flop, and when the signal value of the starting address 0 is low (0), 5 flip-flops are generated by the clock inverters CIV5, CIV6, CIV7, and CIV8. The second burst counter address 1 is generated by outputting to the inverter IV4.

상기 동작에서 버스트 타입 선택신호로 인터리브 어드레스가 선정되었다면 제3도의 제1 2진 카운터부(11)와, 제2 2진 카운터부(12)의 출력으로부터 제1 버스트 카운터 어드레스0 및 제2 버스트 카운터 어드레스1의 출력을 얻게된다.In the above operation, if the interleaved address is selected as the burst type selection signal, the first burst counter address 0 and the second burst counter from the outputs of the first binary counter unit 11 and the second binary counter unit 12 in FIG. You get the output of address 1.

이상에서 설명한 바와 같이, 본 발명의 BEDO 코우드 발생기를 반도체 메모리 장치에 구현하게 되면 칩 면적의 감소와 회로 구성의 단순화에 따른 생산비용이 절감되고 개발시간이 단축되는 효과가 있다.As described above, if the BEDO code generator of the present invention is implemented in the semiconductor memory device, the production cost is reduced and the development time is reduced due to the reduction of the chip area and the simplification of the circuit configuration.

본 발명은 싱크로너스 디램의 시퀀셜 타입 버스트 어드레스 발생기 및 인터리브 타입 버스트 어드레스 발생기와 버스트 카운터에 적용 가능하다.The present invention is applicable to a sequential type burst address generator and an interleaved burst address generator and a burst counter of a synchronous DRAM.

본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are for purposes of illustration and various modifications, changes, substitutions and additions are possible to those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.

Claims (8)

외부로부터의 클럭신호와 버스트 카운터 리셋 신호에 의해 동작하여 제1 버스트 카운터 신호 및 플립플롭 신호를 출력하는 제1 2진 카운터 수단과, 상기 플립플롭 신호와 상기 버스트 카운터 리셋 신호에 의해 동작하여 제2 버스트 카운트 신호를 출력하는 제2 2진 카운터 수단과, 상기 제1 2진 카운터 수단의 출력신호와 클럭신호에 의해 동작하여 제1 버스트 카운터 어드레스 신호를 출력하는 제1 버스트 코우드 발생 수단과, 상기 제2 2진 카운터 수단의 출력신호와 클럭 신호와 버스트 카입 선택신호 및 스타팅 어드레스 신호에 의해 동작하여 제2 버스트 카운터 어드레스 신호를 출력하는 제2 버스트 코우드 발생 수단을 구비하는 것을 특징으로 하는 버스트 코우드 발생기.First binary counter means for operating by a clock signal and a burst counter reset signal from an external device and outputting a first burst counter signal and a flip-flop signal; and a second by means of the flip-flop signal and the burst counter reset signal. Second burst counter means for outputting a burst count signal, first burst code generating means for outputting a first burst counter address signal operating by an output signal and a clock signal of said first binary counter means, and And a burst burst generating means for operating the output signal of the second binary counter means, the clock signal, the burst insert selection signal, and the starting address signal to output a second burst counter address signal. Wood generator. 제1항에 있어서, 상기 제1 2진 카운터 수단은 토글 플립플롭(T F/F)인 것을 특징으로 하는 버스트 코우드 발생기.4. The burst code generator of claim 1, wherein said first binary counter means is a toggle flip-flop (T F / F). 제1항 또는 제2항에 있어서, 상기 제1 2진 카운터 수단은 상기 클럭신호와 버스트 카운터 리셋 신호를 논리 연산하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력단에 접속되어 그 제1 낸드 게이트의 출력신호를 반전시키는 제1 인버터와, 상기 제1 낸드 게이트와 제1 인버터의 출력단 사이에 접속되고 상기 제1 인버터의 제어를 받아 입력신호를 반전시키는 제1 ~ 4클럭 인버터와, 상기 버스트 카운터 리셋 신호와 피드백되어 상기 제2 클럭 인버터를 통하는 신호를 입력받아 논리 연산하는 제2 낸드 게이트 및, 상기 제4 클럭 인버터의 출력단에 접속되어 상기 제4 클럭 인버터의 출력신호를 반전시켜 상기 제1 버스트 코우드 발생수단과 제2 2진 카운터 수단으로 인가하는 제2 인버터를 구비하는 것을 특징으로 하는 버스트 코우드 발생기.3. The first NAND gate according to claim 1 or 2, wherein the first binary counter means is connected to a first NAND gate for performing a logic operation on the clock signal and the burst counter reset signal, and an output terminal of the first NAND gate. A first inverter for inverting an output signal of a gate, first to fourth clock inverters connected between the first NAND gate and an output terminal of the first inverter and inverting an input signal under control of the first inverter, and the burst A second NAND gate that is fed back with a counter reset signal and inputs a signal through the second clock inverter, and is connected to an output terminal of the fourth clock inverter to invert an output signal of the fourth clock inverter by inverting an output signal of the fourth clock inverter; And a second inverter applied to the burst code generating means and the second binary counter means. 제1항에 있어서, 상기 제2 2진 카운터 수단은 토글 플립플롭(T F/F)인 것을 특징으로 하는 버스트 코우드 발생기.4. The burst code generator of claim 1, wherein the second binary counter means is a toggle flip-flop (T F / F). 제3항에 있어서, 상기 제2 2진 카운터 수단은 상기 제2 인버터의 출력신호를 입력받아 상기 제3 클럭 인버터의 출력신호에 의해 반전시키는 제5 클럭 인버터와, 상기 제3 클럭 인버터의 출력단과 상기 제5 클럭 인버터의 일단 사이에 접속되고 피드백되는 논리 연산신호를 반전시키는 제6 클럭 인버터와, 일입력단이 상기 제5 및 제6 클럭 인버터의 공통 출력단에 접속되고 다른 입력단으로 상기 버스트 카운터 리셋 신호를 입력받아 상기 논리 연산신호를 출력하는 제3 낸드 게이트와, 상기 제3 클럭 인버터의 출력단과 상기 제5 클럭 인버터의 일단 사이에 접속되고 상기 제3 낸드 게이트의 출력신호를 반전시키는 제7 클럭 인버터와, 상기 제3 클럭 인버터의 출력단과 상기 제5 클럭 인버터의 일단 사이에 접속되고 상기 제2 버스트 코우드 발생수단으로 인가되는 신호를 입력받아 반전시키는 제8 클럭 인버터와, 상기 제3 낸드 게이트의 출력신호를 반전시켜 상기 제2 버스트 코우드 발생수단으로 인가하는 제3 인버터 및, 상기 제8 클럭 인버터의 반전시켜 상기 제2 버스트 코우드 발생수단으로 제공하는 제4 인버터를 구비하는 것을 특징으로 하는 버스트 코우드 발생기.4. The apparatus of claim 3, wherein the second binary counter means comprises: a fifth clock inverter for receiving an output signal of the second inverter and inverting the output signal of the third clock inverter, an output terminal of the third clock inverter; A sixth clock inverter connected to one end of the fifth clock inverter and inverting a logic operation signal fed back; a burst counter reset signal connected to a common output terminal of the fifth and sixth clock inverters and connected to another input terminal; A seventh clock inverter connected between a third NAND gate receiving the input signal and outputting the logic operation signal, an output terminal of the third clock inverter and one end of the fifth clock inverter, and inverting an output signal of the third NAND gate; And connected between an output terminal of the third clock inverter and one end of the fifth clock inverter and applied to the second burst code generating means. Is an eighth clock inverter that receives and inverts a signal, a third inverter that inverts an output signal of the third NAND gate and applies the second burst code generating means, and inverts the eighth clock inverter. 2. A burst code generator comprising: a fourth inverter serving as a burst code generating means; 제1항에 있어서, 상기 제1 버스트 코우드 발생 수단은 디 플립플롭(D F/F)인 것을 특징으로 하는 버스트 코우드 발생기.2. The burst code generator of claim 1, wherein said first burst code generating means is a de-flip flop (D F / F). 제1항에 있어서, 상기 제1 버스트 코우드 발생 수단은 상기 제1 2진 카운터 수단의 출력신호와 상기 클럭신호를 입력받아 논리 연산하는 제4 낸드 게이트와, 상기 클럭 신호를 반전시키는 제5 인버터와, 상기 제4 낸드 게이트의 출력신호와 피드백되는 논리 연산신호를 입력받아 논리 연산하여 제1 버스트 카운터 어드레스신호를 출력하는 제5 낸드 게이트 및, 상기 제5 인버터의 출력신호와 상기 제5 낸드 게이트의 출력신호를 입력받아 논리 연산하여 상기 제5 낸드 게이트의 일입력단으로 피드백시키는 제6 낸드 게이트를 구비하는 것을 특징으로 하는 버스트 코우드 발생기.2. The apparatus of claim 1, wherein the first burst code generating means comprises: a fourth NAND gate configured to receive an output signal of the first binary counter means and the clock signal and perform a logical operation; and a fifth inverter to invert the clock signal. And a fifth NAND gate that receives a logic operation signal fed back with the output signal of the fourth NAND gate and performs a logic operation to output a first burst counter address signal, and an output signal of the fifth inverter and the fifth NAND gate. And a sixth NAND gate configured to receive an output signal of the NAND gate and perform a logic operation to feed back the one input terminal of the fifth NAND gate. 제5항에 있어서, 상기 제2 버스트 코우드 발생 수단은 버스트 타입 선택신호와 스타팅 어드레스 신호를 입력받아 논리 연산하는 제7 낸드 게이트와, 인버터를 통해 반전된 상기 제7 낸드 게이트의 출력신호와 상기 제3 인버터의 출력신호를 입력받아 논리 연산하는 제8 낸드 게이트와, 상기 제7 낸드 게이트의 출력신호와 인버터를 통해 반전된 상기 제4 인버터의 출력신호를 입력받아 논리 연산하는 제9 낸드 게이트와, 상기 제8 및 제9 낸드 게이트의 출력신호와 상기 클럭신호를 입력받아 논리 연산하는 제10 낸드 게이트와, 상기 제10 낸드 게이트의 출력신호와 피드백되는 논리 연산신호를 입력받아 논리 연산하여 제2 버스트 카운터 어드레스신호를 출력하는 제11 낸드 게이트 및, 일입력단으로는 인버터를 통해 반전된 클럭신호를 입력받고 다른 입력단으로는 상기 제11 낸드 게이트의 출력신호를 입력받아 논리 연산하여 상기 제11 낸드 게이트의 일입력단으로 피드백시키는 제12 낸드 게이트를 구비하는 것을 특징으로 하는 버스트 코우드 발생기.6. The apparatus of claim 5, wherein the second burst code generating means comprises: a seventh NAND gate configured to receive a burst type selection signal and a starting address signal and perform a logical operation; an output signal of the seventh NAND gate inverted through an inverter; An eighth NAND gate configured to receive an output signal of a third inverter and perform a logic operation; a ninth NAND gate configured to receive an output signal of the seventh NAND gate and an output signal of the fourth inverter inverted through the inverter; A second NAND gate configured to receive the output signals of the eighth and ninth NAND gates and the clock signal and perform a logic operation; and a logic operation to receive a logic operation signal fed back to the output signal of the tenth NAND gate to perform a second operation. An eleventh NAND gate that outputs a burst counter address signal, and an inverted clock signal through an inverter to one input terminal and another input terminal Roneun burst Code generator comprising the 12th NAND gate of the logic operation receiving the eleventh NAND gate output signal of the feedback in the eleventh NAND gate one input terminal of the.
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