KR100210852B1 - 2단 트랜치 캐패시터 제조방법 및 그 구조 - Google Patents
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Abstract
본 발명은 2단 트랜치 커패시터에 관한 것이다. 이를 위하여 본 발명에서는, 2단 트랜지스터 커패시터 제조방법에 있어서, 실리콘 기판에 질화막을 입힌 후 필드 산화막을 성장시킨 다음, 1차 트랜치를 형성하고 포토레지스트를 입힌 후 상기 1차 트랜치의 저면만 드러나게 하는 단계(a)와, 폴리에천트(Polyetchant)를 사용하여 습식식각 하므로 1차 트랜치 하부의 측면을 확장하고, 건식식각하므로 2차 트랜치를 형성하며, 기 형성된 트랜치의 측벽을 산화시켜 절연층을 형성하고 2차 트랜치의 저면 절연막만을 RIE 법으로 식각한 후 트랜치 저면에 n+이온 주입을 실시하는 단계(b)와, CVD법으로 n+가 도핑된 폴리실리콘층을 셀 플레이트로서 데포지션하고, 에치백하여 트랜치 표면과 인접한 부분까지 식각하는 단계(C)와, 트랜치내에 유전체 층을 형성하고 전하저장전극을 트랜치내에 채우는 단계(d)를 포함하여 이루어지는 2단 커패시터 제조방법.
Description
제1도는 종래의 트랜치 커패시터의 구성도.
제2도는 본 발명의 트랜치 커패시터의 제조 공정도 및 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 질하막
13 : 필드 산화막 14 : 포토레지스트
15 : 절연층 16 : n+이온 주입부
17 : 셀 플레이트 18 : 유전체
19 : 전하저장전극 20 : 게이트
본 발명은 2단 트랜치 커패시터 제조방법 및 그 구조에 관한 것으로, 특히 기억소자에 적합하도록 유전용량을 증대시킨 2단 트랜치 커패시터에 관한 것이다.
종래의 트랜치형 커패시터 셀의 구조를 보면, 제1도에 도시된 바와 같다. 참조번호(1)은 P형 실리콘 기판이며, (2)는 셀 플레이트, (3)은 유전층, (4)는 필드산화막(FOX), (5)는 반전층인 전하저장전극, (6)은 BPSG, (7A)(7B)는 소스 혹은 드레인, (8)은 게이트, (9)는 게이트 유전층, (10)은 비트선이다. 여기서 전하저장 콘덴서 역할을 하는 것은 셀 플레이트(2), 유전층(3) 및 전하저장전극(5)이다.
따라서 공핍층은 실리콘 기판 내에서도 트랜치의 바깥부분에 형성된다.
이러한 종래 기술의 트랜치 커패시터 셀에서는, 공핍층이 트랜치 바깥 부분에 형성되므로, 인접 트랜치간에, 펀치 스루우 현상이 발생할 가능성이 크고, 소프트 에러도 발생할 가능성이 크게 된다는 단점이 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 트랜치 구조를 2단으로 하여 유전층을 증대할 수 있고, 셀 플레이트를 기판과 등전위면으로 하므로 기판이 균일한 전위분포를 갖는 큰 전극 플레이트를 작용하도록 하였다.
이하 본 발명의 2단 트랜치 커패시터의 구조 및 제조공정을 첨부된 도면 제2도를 참조하여 상술하면 다음과 같다.
먼저 제조 공정을 보면 제2도의 (a)와 같이, 실리콘 기판(11)에 질화막(12)을 입힌 후 필드 산화막(13)을 성장시킨다. 그 후 제2도의 (b)와 같이, 1차 트랜치를 형성하고 포토레지스트(14)를 입힌 후 상기 1차 트랜치의 저면만 드러나게 한다.
이어서 제2도의 (c)와 같이 폴리에천트(polyetchant)인 HNO3+HF 등으로 습식식각하여 1차 트랜치 하부의 측면을 확장하고, 건식식각하므로 2차 트랜치를 형성하고, 포토레지스트(14)를 제거한다. 그 후 기 형성된 트랜치의 측벽을 산화시켜 절연층(15)을 형성하고 2차 트랜치의 저면 절연막(15)만을 RIE 법으로 식각한다. 이어서 트랜치 저면을 n+이온 주입을 실시하여 n+이온주입부(16)를 형성한다. 계속해서 제2도의 (d)와 같이 CVD법으로 n+ 1가 도핑된 폴리실리콘층을 셀 플레이트(17)용으로 데포지션하고, 에치백하여 트랜치 표면과 인접한 부분까지 식각한다.
이어서 제2도의 (e)와 같이, 트랜치내에 유전체(18)층을 형성하고 전하저장전극(19)을 트랜치내에 채운다. 마지막으로 제2도의 (f)와 같이, 게이트(20)를 형성하고, 소스, 드레인 및 전하저장전극내에 동시에 n+이온 주입을 실시한다.
이와 같이 본 발명의 제조방법으로 제조된 2단 트랜치 커패시터의 구조가 제2도의 (g)에 도시되어 있는데 그 구조를 보면 다음과 같다.
실리콘 기판(11) 하부로 1차 트랜치가 형성되고 상기 1차 트랜치의 하부에는 측벽쪽으로 트랜치 확장부가 존재하고 그 맡으로 2차 트랜치가 형성되며, 상기 1차 및 2차 트랜치와 트랜치 확장부의 내부 측면에는 절연층(15)이 형성되고, 상기 절연층(15) 내부로는 셀 플레이트(17)가 소정의 두게로 형성되어 트랜치 하부면을 통해 기판과 오믹 접촉되고, 상기 셀 플레이트(17)의 내부 표면에는 유전체(18) 층이 형성되고, 상기 유전체 층으로 에워싸인 트랜치 내부에는 전하저장전극(19)이 형성되고 구성되는 2단 트랜치 커패시터 구조이다.
이와 같이 제조되는 본 발명의 커패시터를 사용하므로 다음과 같은 효과를 얻을 수 있다.
첫째, 습식식각 특성을 이용한 2단 트랜치 커패시터이므로 정전용량을 증가시킬 수 있다.
둘째, 트랜치를 통하여 n+이온 주입을 실시하므로써 상기 이온주입층이 셀 플레이트의 독립전원 공급원 역할을 하며, 트랜치 밑에 깊이 형성되므로 게이트 부분과 격리시킬 수 있다.
셋째, 트랜치 커패시터에서 n+가 도핑된 폴리실리콘층(셀 플레이트), 유전체층, 전하저장 전극등으로 구성되므로 반전층이 사용되지 않으며, 기입 전압 손실이 없다는 효과가 있다.
Claims (2)
- 2단 트랜치 커패시터 제조방법에 있어서, 실리콘 기판에 질화막을 입힌 후 필드 산화막을 성장시킨 다음, 1차 트랜치를 형성하고 포토레지스트를 입힌 후 상기 1차 트랜치의 저면만 드러나게 하는 단계(a)와, 폴리에천트(Polyetchant)를 사용하여 습식식각 하므로 1차 트랜치 하부의 측면을 확장하고, 건식식각하므로 2차 트랜치를 형성하며, 기 형성된 트랜치의 측벽을 산화시켜 절연층을 형성하고 2차 트랜치의 저면 절연막만을 RIE 법으로 식각한 후 트랜치 저면에 n+이온 주입을 실시하는 단계(b)와, CVD법으로 n+가 도핑된 폴리실리콘층을 셀 플레이트로서 데포지션하고, 에치백하여 트랜치 표면과 인접한 부분까지 식각하는 단계(C)와, 트랜치내에 유전체 층을 형성하고 전하저장전극을 트랜치내에 채우는 단계(d)를 포함하여 이루어지는 2단 커패시터 제조방법.
- 2단 커패시터 구조에 있어서, 실리콘 기판 하부로 1차 트랜치가 형성되고 상기 1차 트랜치의 하부에는 측벽쪽으로 트랜치 확장부가 존재하고 그 밑으로 2차 트랜치가 형성되며, 상기 1차 및 2차 트랜치와 트랜치 확장부의 내부 측면에는 절연층이 형성되고, 상기 절연층 위에는 셀 플레이트가 소정의 두께로 형성되어 트랜치 하부만을 통해 기판과 오믹 접촉되고, 상기 셀 플레이트의 하부와 접하는 기판에는 n+이온주입부가 형성되고, 셀 플레이트의 내부 표면에는 유전체 층이 형성되고, 상기 유전체 층으로 에워싸인 트랜치 내부에는 전하저장전극이 형성되어 구성되는 2단 트랜치 커패시터 구조.
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| KR930011214A KR930011214A (ko) | 1993-06-24 |
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