KR100209930B1 - Electrostatic electricity protection device - Google Patents
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Abstract
본 발명은 펀치 스루에 의하여 고전압의 정전기를 방지시킬 수 있는 정전기 방지 장치에 관한 것이다.The present invention relates to an anti-static device capable of preventing high-voltage static electricity by punch through.
본 발명은 정전기 방지 회로 영역에서, N모스 트랜지스터를 P웰과 N형의 반도체 기판사이에 형성하여, N모스 트랜지스터의 드레인을 입력 패드로 하여 역전압의 인가시에는 그라운드를 통하여 정전기 스트레스를 방전시키고, 고전압의 정전압이 인가될 시에는 펀치 수루 현상을 유도하여, 반도체 본체(body)를 통하여 고전압을 방전시키도록 하므로써, 반도체 소자의 내부 회로를 보호할 수 있다.According to the present invention, in an antistatic circuit region, an N-MOS transistor is formed between a P-well and an N-type semiconductor substrate so that the drain of the N-MOS transistor is used as an input pad and electrostatic stress is discharged through a ground , And when a constant voltage of a high voltage is applied, a punch water phenomenon is induced to discharge a high voltage through a semiconductor body, thereby protecting the internal circuit of the semiconductor device.
Description
본 발명은 정전기 방지 장치에 관한 것으로, 보다 구체적으로는, 반도체 디바이스에서, 펀치 쓰루(punch-through) 전압을 조절하여, 정전기 레벨을 향상시킬 수 있는 정전기 방지 장치에 관한 것이다.The present invention relates to an antistatic device, and more particularly, to an antistatic device capable of adjusting a punch-through voltage in a semiconductor device to improve the static level.
일반적으로, 반도체 칩의 신뢰성 중의 중요한 요소는 ESD(ElectroStatic Discharge: 이하 정전기) 특성으로서, 현재의 반도체 칩 내부에는 정전기 방지 회로가 필요하게 된다. 이 정전기 방지 회로는, 반도체 칩을 취급하는 중이나 시스템에 장착하여 사용하는 중에 발생되는 고전압의 정전기에 의해 칩이 손상되는 현상을 방지하기 위하여 사용된다.In general, an important factor in the reliability of a semiconductor chip is ESD (Electrostatic Discharge) characteristics, and an antistatic circuit is required in the present semiconductor chip. This antistatic circuit is used to prevent damage to the chip due to high-voltage static electricity generated during handling of the semiconductor chip or mounting on the system.
이러한 정전기 현상을 방지하는 방법으로는, 도 1에 도시된 바와 같이, 반도체 기판(1)의 적소에 공지된 로코스(LOCOS) 방식에 의하여 소자 분리막(2)이 형성된다. 그 후에, 게이트 산화막(3)이 전체 구조물 상부에 증착 또는 표면 산화 방식에 의하여 형성되고, 필드 산화막(2)를 기준으로 하여, 양측 기판(1)에 소오스(4), 드레인 영역(5)이 이온 주입 공정에 의하여 형성된다. 그리고나서, 층간 절연막(6)은 전체 구조물 상부에 하부의 소오스(4), 드레인 영역(5)과 후속으로 진행될 금속 패드막과의 전기적 절연을 위하여, 소정 두께로 증착되고, 층간 절연막(6)과 게이트 산화막(3)은 드레인 영역(5)의 소정 부분이 노출되도록 식각되어, 콘택홀(도시되지 않음)이 형성된다. 그후에, 금속막(7)이 소정 두께로 증착되어, 드레인 영역(5)과 콘택된다. 이때, 금속막(7)은 드레인과 연결되는 패드 금속막인 동시에 필드 산화막(2) 및 층간 절연막(6)을 게이트 산화막으로 하는 게이트 전극이 되도록 한다.As a method of preventing such a static electricity phenomenon, the element isolation film 2 is formed by a LOCOS method known in place of the semiconductor substrate 1, as shown in Fig. Thereafter, the gate oxide film 3 is formed on the entire structure by deposition or surface oxidation, and the source and drain regions 4 and 5 are formed on the both side substrates 1 with reference to the field oxide film 2 Ion implantation process. Then, the interlayer insulating film 6 is deposited to a predetermined thickness for electrical insulation between the underlying source 4 and the drain region 5 and the metal pad film to be subsequently formed on the entire structure, and the interlayer insulating film 6, And the gate oxide film 3 are etched so that a predetermined portion of the drain region 5 is exposed, thereby forming a contact hole (not shown). Thereafter, a metal film 7 is deposited to a predetermined thickness and is contacted with the drain region 5. At this time, the metal film 7 is a pad metal film connected to the drain and a gate electrode having the field oxide film 2 and the interlayer insulating film 6 as gate oxide films.
그러나, 상기와 같은 필드 트랜지스터는 게이트 산화막의 필드 산화막(2) 및 층간 절연막으로 이루어지므로서, 그것의 턴온 전압은 거의 20V 정도가 된다. 따라서, 20V 이하의 전압 즉, 5V 보다는 크고, 필드 트랜지스터의 문턱 전압보다는 클경우, 3.3 내지 5V 정도의 전압에서 동작되는 반도체 소자는 고전압의 정전기에 의하여, 반도체 소자의 내부 회로가 파괴되는 문제점이 발생하게 된다.However, since the field transistor is composed of the field oxide film 2 of the gate oxide film and the interlayer insulating film, the turn-on voltage of the field transistor is about 20V. Therefore, when a voltage of 20 V or less, that is, larger than 5 V and larger than a threshold voltage of a field transistor, a semiconductor device operated at a voltage of about 3.3 V to 5 V has a problem that the internal circuit of the semiconductor device is destroyed by high- .
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 입력 패드 주변에 형성된 정전기 방지 회로에서, 입력 패드의 전압 인가시, 고전압의 정전기로 부터 반도체 내부 회로를 방지할 수 있는 정전기 방지 장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems occurring in the prior art, and it is an object of the present invention to provide a static electricity prevention circuit formed around an input pad of a semiconductor device, And an object of the present invention is to provide a prevention device.
도 1은 종래의 정전기 방지 장치를 설명하기 위한 도면.1 is a view for explaining a conventional antistatic device.
도 2는 본 발명에 따른 정전기 방지 장치를 설명하기 위한 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device for explaining an antistatic device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
11 : 반도체 기판 12 : P웰11: semiconductor substrate 12: P well
13 : 소자 분리막 14 : 게이트 산화막13: Element isolation film 14: Gate oxide film
15 : 더미 게이트 전극 16 : 소오스15: dummy gate electrode 16: source
17 : 드레인 18 : P형의 불순물 영역17: drain 18: P-type impurity region
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 소자의 주변 회로부에 형성되고, 입력 패드와 연결되어, 입력 패드의 고전압 인가시 고전압을 반도체 내부 회로내로 차단하는 정전기 방지 장치로서, 제 1 전도타입의 반도체 기판, 상기 반도체 기판내의 소정 부분에 형성되는 제 2 전도 타입의 웰, 상기 웰내에 형성되어, 소자와 소자 또는 접합 영역과 접합 영역을 분리하는 소자 분리막, 상기 반도체 기판과 웰의 인접 영역에 걸쳐 형성되는 더미 게이트 전극, 상기 더미 게이트 전극의 양측 중 웰 영역에 소자 분리막을 경계로 형성되고, 입력 전원을 공급받는 제 1 전도 타입의 드레인, 상기 드레인으로 입력된 전류를 받는 제 1 전도 타입의 소오스, 상기 소자 분리막의 타측에 형성되어, 그라운드 되는 제 2 전도 타입의 접합 영역을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided an electrostatic discharge preventing device formed in a peripheral circuit portion of a semiconductor device and connected to an input pad to block a high voltage into a semiconductor internal circuit when a high voltage is applied to the input pad, 1. A semiconductor device, comprising: a semiconductor substrate of a conduction type; a well of a second conduction type formed in a predetermined portion of the semiconductor substrate; an element isolation film formed in the well and separating the element and the element or the junction region and the junction region; A dummy gate electrode formed over the adjacent region, a drain of the first conduction type formed in the well region of both sides of the dummy gate electrode, the drain of the first conduction type being formed as a boundary between the element isolation films, A source of a conduction type, and a junction region of a second conduction type formed on the other side of the device isolation film and grounded .
본 발명에 의하면, 정전기 방지 회로에서, N모스 트랜지스터를 P웰과 N형의 반도체 기판사이에 형성하여, N모스 트랜지스터의 드레인단에 역전압의 인가시에는 그라운드를 통하여 정전기 방지 회로의 스트레스를 방전시키고, 입력 패드내에 고전압이 인가될 시에는 펀치 수루 현상을 유도하여, 반도체 본체를 통하여 고전압을 방전시키도록 하므로써, 반도체 소자의 내부 회로를 보호할 수 있다.According to the present invention, in the antistatic circuit, the N-MOS transistor is formed between the P-well and the N-type semiconductor substrate, and when the reverse voltage is applied to the drain terminal of the NMOS transistor, the stress of the anti- When a high voltage is applied to the input pad, a punch water phenomenon is induced to discharge a high voltage through the semiconductor body, thereby protecting the internal circuit of the semiconductor device.
[실시예][Example]
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여, 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도2은 본 발명의 반도체 소자의 정전기 방지 방법을 설명하기 위한 단면도로서, 정전기 방지 장치 영역을 도시한 것이다.FIG. 2 is a cross-sectional view illustrating an anti-static device of the semiconductor device according to the present invention.
도 2에 도시된 바와 같이, 반도체 기판(11) 예를들어, N형의 실리콘 기판에 반도체 디바이스의 특성을 최적화하기 위하여, 불순물의 이온 주입 공정에 의하여, P웰(12)이 형성된다. 그후, 반도체 기판(11)의 적소 즉, 내부 회로에서는 소자와 소자를 분리하기 위한 영역과, 정전기 방지 회로 영역에는 P웰내의 소정 부분에 소자 분리막(12)이 공지된 선택적 산화 방식에 의하여 형성된다. 이어서, 소자 분리막(13)이 형성된 반도체 기판(11)의 상부에는 게이트 산화막(14)이 형성되고, 게이트 전극용 폴리실리콘막이 소정 두께로 증착된다. 그 후에, 게이트 전극용 폴리실리콘막은 반도체 소자의 내부 회로 영역에서는 공지된 식각 방식에 의하여 게이트 전극(도시되지 않음)의 형태로 패터닝되고, 이때, 본 발명의 정전기 방지 회로 영역에서는, N형의 반도체 기판과 P웰 영역이 인접한 영역 상부에 소정 폭을 갖도록 더미 게이트 전극(15)이 형성된다.As shown in FIG. 2, a P-well 12 is formed by an ion implantation process of an impurity in order to optimize the characteristics of a semiconductor device on a semiconductor substrate 11, for example, an N-type silicon substrate. Thereafter, the element isolation film 12 is formed in a predetermined region of the P-well in the region for separating the element from the element and the region for separating the element from the appropriate portion of the semiconductor substrate 11, that is, the internal circuit, . Then, a gate oxide film 14 is formed on the semiconductor substrate 11 on which the device isolation film 13 is formed, and a polysilicon film for a gate electrode is deposited to a predetermined thickness. Thereafter, the polysilicon film for the gate electrode is patterned in the form of a gate electrode (not shown) by a known etching method in an internal circuit region of the semiconductor device. At this time, in the antistatic circuit region of the present invention, The dummy gate electrode 15 is formed so as to have a predetermined width over the region adjacent to the substrate and the P well region.
그리고 나서, N모스 트랜지스터가 형성될 영역을 제외한 부분에는 포토 리소 그라피 공정에 의하여, 제 1 마스크(도시되지 않음)가 씌워지고, 노출된 반도체 기판에는 N형의 불순물이 이온 주입되어, 소오스(16),드레인(17)이 형성된다. 여기서, N모스 트랜지스터의 드레인(17)에는 입력 전원이 인가되므로, 반도체 소자의 입력 패드가 된다.Then, a first mask (not shown) is covered by a photolithography process except for the region where the N-MOS transistor is to be formed, and an N-type impurity is ion-implanted into the exposed semiconductor substrate, And a drain 17 are formed. Here, since the input power is applied to the drain 17 of the NMOS transistor, it becomes the input pad of the semiconductor device.
그 후에, 제 1 마스크는 공지된 방식에 의하여 제거되고, 다시 포토리소그라피 공정에 의하여 N모스 트랜지스터 상부에 제 2 마스크(도시되지 않음)가 형성된다음, 노출된 반도체 기판에 P형의 불순물이 주입된다. 본 발명의 정전기 방지 회로 영역에서는 P웰(12)내의 소자 분리막이 인접한 부분에 P형 불순물 영역(18)이 형성되고, 이 부분은 정전기 방지 회로의 그라운드가 된다. 여기서, N형 또는 P형의 불순물이 주입되는 순서는 바뀌어 실시하여도 무방하다.Thereafter, the first mask is removed by a known method, a second mask (not shown) is formed over the NMOS transistor by a photolithography process, and then a P-type impurity is implanted into the exposed semiconductor substrate . In the antistatic circuit region of the present invention, the P-type impurity region 18 is formed in a portion adjacent to the element isolation film in the P-well 12, and this portion becomes the ground of the antistatic circuit. Here, the order in which the N-type or P-type impurity is implanted may be changed.
이와같이 P웰과 N형의 반도체 기판사이에 형성된 정전기 방지회로는 P웰내의 P형의 불순물 영역(18)은 그라운드 되고, 입력 패드(17)에는 입력 전원이 연결되어, 정전기 방지회로로서 작동된다.In this way, the static electricity prevention circuit formed between the P-well and the N-type semiconductor substrate has the P-type impurity region 18 in the P-well grounded and the input pad 17 connected to the input power source to function as the anti-static circuit.
그 동작은, 먼저 입력 패드(17)에 역전압 인가시, 입력 패드(17)와 P웰(12) 및 P형의 불순물 영역(18:그라운드)이 순방향 다이오드로 작동되어, 정전기 방지 회로의 스트레스는 그라운드 즉 P형의 불순물 영역(18)을 통하여 방전된다.The operation is such that the input pad 17 and the P-well 12 and the P-type impurity region 18 (ground) operate as a forward diode when a reverse voltage is first applied to the input pad 17, That is, the P-type impurity region 18, is discharged.
또한, 입력 패드(7)에 비교적 큰 정전압이 입력되면, 입력 패드(17) 즉, 드레인은 P웰내로 공핍층(depletion region)이 증대되고, 입력 패드의 일정 전압 즉, 펀치 수루 이상의 전압 이상이 인가되면, 입력 패드의 공핍층은 소오스(16)영역과 접하여, 펀치 수루가 발생된다. 따라서, 고전압의 정전기는 반도체 본체로 방전된다.In addition, when a relatively large constant voltage is applied to the input pad 7, the depletion region is increased in the P-well of the input pad 17, that is, the drain, and a certain voltage of the input pad, The depletion layer of the input pad comes into contact with the region of the source 16, and a punching water is generated. Therefore, static electricity of high voltage is discharged to the semiconductor body.
이때, 본 발명에서는 펀치수루 전압을 효과적으로 제어하여, 고전압의 정전기가 내부 회로에 영향을 미치지 않도록 한다.At this time, in the present invention, the punch water voltage is effectively controlled so that the high-voltage static electricity does not affect the internal circuit.
즉, 펀치 수루 전압은 내부 회로를 턴 온 시키는 전압보다는 크고, 내부 회로의 항복 전압보다는 작도록 조절하여, 내부 회로를 턴온시키는 전압 이상이 인가되면, 바로 펀치수루가 발생되어, 고전압의 정전기를 방전시키도록 한다.That is, when the punch water voltage is larger than the voltage for turning on the internal circuit and smaller than the breakdown voltage of the internal circuit, if a voltage higher than the voltage for turning on the internal circuit is applied, the punch water is immediately generated, .
여기서, 펀치 수루 전압을 조절시키는 방법으로는 P웰의 농도 또는 더미 게이트 전극의 폭을 조절하는 것으로, P웰의 농도를 낮게하면, 공핍층이 증대되어, 펀치 수루를 촉진시키고, 또한 더미 게이트 전극의 폭을 감소시키므로써, 펀치 수루를 촉진시킨다.Here, as a method of controlling the punching voltage, the concentration of the P-well or the width of the dummy gate electrode is controlled. By lowering the concentration of the P-well, the depletion layer is increased to promote the punching water, Thereby reducing the width of the punch web.
이상에서 자세히 설명한 바와 같이, 정전기 방지 회로에서, N모스 트랜지스터를 P웰과 N형의 반도체 기판사이에 형성하여, N모스 트랜지스터의 드레인단에 역전압의 인가시에는 그라운드를 통하여 정전기 방지 회로의 스트레스를 방전시키고, 입력 패드내에 고전압이 인가될 시에는 펀치 수루 현상을 유도하여, 반도체 본체를 통하여 고전압을 방전시키도록 하므로써, 반도체 소자의 내부 회로를 보호할 수 있다.As described in detail above, in the static electricity prevention circuit, the N-MOS transistor is formed between the P-well and the N-type semiconductor substrate, and when the reverse voltage is applied to the drain terminal of the NMOS transistor, When a high voltage is applied to the input pad, a punch water phenomenon is induced to discharge a high voltage through the semiconductor body, thereby protecting the internal circuit of the semiconductor device.
또한, 본 발명에서는 N형의 반도체 기판에 P웰을 형성하고,N모스 트랜지스터를 형성하는 것에 대하여 예를들어 설명하였지만, 이와 반대로 P형의 반도체 기판에 N웰을 형성하고, P모스 트랜지스터를 형성하여 정전기방지 회로를 형성할 수 있다.In the present invention, P-wells are formed on an N-type semiconductor substrate to form NMOS transistors. Conversely, N-wells are formed on a P-type semiconductor substrate to form PMOS transistors Thereby forming an antistatic circuit.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 이 기술에 속하는 당업자에게 자명할 뿐만 아니라 용이하게 발명해낼 수 있다. 따라서 여기에 첨부된 청구범위는 앞서 설명된 것에 한정하지 않고, 상기 의 청구범위는 이 발명에 내제되어 있는 특허성 있는 신규한 모든 것을 포함하며, 아울러 이 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments are obvious to those skilled in the art without departing from the spirit and spirit of the present invention, and can easily be invented. Accordingly, the appended claims are not intended to be limited to the foregoing description, and the appended claims are intended to cover all such novelties, which are inherent in the invention, Including all features that are evenly processed by the user.
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| E701 | Decision to grant or registration of patent right | ||
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