KR100209849B1

KR100209849B1 - Horizontal panning for wide screen tv

Info

Publication number: KR100209849B1
Application number: KR1019930003986A
Authority: KR
Inventors: 윌리암 세이저 티모씨; 하루크 에르소즈 나다니엘
Original assignee: 크리트먼 어윈 엠; 톰슨 콘슈머 일렉트로닉스 인코포레이티드
Priority date: 1993-03-16
Filing date: 1993-03-16
Publication date: 1999-07-15
Also published as: KR940023234A

Abstract

비디오 시스템은 비디오 신호를 디스플레이하기 위한 와이드 디스플레이 포맷비를 갖는 비디오 디스플레이(244)를 구비하고 있다. 신호 프로세서(304)는 인터폴레이터(337)와 비디오 신호에서의 데이터에 의해 표시되는 화상을 선택적으로 확장 및 압축시키기 위한 비동기식 기록 및 판독 포트를 갖는 선입선출 라인 메모리(356)를 포함하고 있다. 화상은 라인 메모리로의 데이터의 기록을 제어함으로써 디스플레이를 위한 부분적인 화상을 한정하도록 크로핑된다. 마이크로프로세서(340)는 디스플레이를 위한 부분적인 화상의 경계를 선택하도록 상기 비디오 신호의 동기화 성분에 대한 선택가능한 시간 간격과 선택가능한 위상을 갖는 제어신호를 제공한다. 마이크로프로세서는 사용자 명령에 응답하여 시간 간격 및 위상을 선택할 수 있다.The video system has a video display 244 having a wide display format ratio for displaying a video signal. The signal processor 304 includes a first-in, first-out line memory 356 having an asynchronous write and read port for selectively expanding and compressing the image represented by the data in the video signal with the interpolator 337. The picture is cropped to define a partial picture for display by controlling the writing of data to the line memory. Microprocessor 340 provides a control signal having a selectable time interval and a selectable phase for the synchronization component of the video signal to select a boundary of the partial picture for display. The microprocessor can select the time interval and phase in response to user instructions.

Description

Horizontal Panning Device for Widescreen Television

제1a도 내지 제1i도는 와이드 스크린 텔레비전의 상이한 디스플레이 포맷을 설명하는 도면.1A-1I illustrate different display formats of wide screen televisions.

제2도는 2f_H수평 주사로 동작하도록 적합화된 본 발명의 특징에 따른 와이드 스크린 텔레비젼의 블록도.2 is a block diagram of a wide screen television in accordance with aspects of the present invention adapted to operate with 2f _H horizontal scanning.

제3도는 제2도에 도시된 와이드 스크린 프로세서의 블록도.3 is a block diagram of the widescreen processor shown in FIG.

제4도는 제3도에 도시된 와이드 스크린 프로세서를 보다 상세히 도시한 블록도.4 is a more detailed block diagram of the widescreen processor shown in FIG.

제5도는 제4도에 도시된 PIP 프로세서의 블록도.5 is a block diagram of the PIP processor shown in FIG.

제6도는 메인, 보조 및 출력 신호 경로를 설명하는, 제4도에 도시된 게이트 어레이의 블록도.6 is a block diagram of the gate array shown in FIG. 4, illustrating the main, auxiliary, and output signal paths.

제7도 및 제8도는 완전히 크로핑된 신호를 사용하여 제1d도에 도시된 디스플레이 포맷의 발생을 설명하는데 유용한 타이밍도.7 and 8 are timing diagrams useful for explaining the generation of the display format shown in FIG. 1d using a fully cropped signal.

제9도는 제6도의 메인 신호 경로를 보다 상세히 도시한 블록도.9 is a block diagram illustrating the main signal path of FIG. 6 in more detail.

제10도는 제6도의 보조 신호 경로를 보다 상세히 도시한 블록도.FIG. 10 is a block diagram illustrating the auxiliary signal path of FIG. 6 in more detail. FIG.

제11도는 제5도에 도시된 PIP 프로세서의 타이밍 및 제어부를 도시한 블록도.FIG. 11 is a block diagram showing timing and control unit of the PIP processor shown in FIG.

제12도 1f_H대 2f_H변환으로 내부 2f_H신호를 발생시키기 위한 회로의 블록도.12 is a block diagram of a circuit for generating an internal 2f _H signal with a 1f _H to 2f _H conversion.

제13도는 제2도에 도시된 편향 회로에 대한 블록도와 회로도를 조합한 도면.FIG. 13 is a combination of a block diagram and a circuit diagram for the deflection circuit shown in FIG.

제14도는 제2도에 도시된 RGB 인터페이스의 블록도.14 is a block diagram of the RGB interface shown in FIG.

제15도는 비디오 압축을 설명하기에 유용한 파형을 도시한 도면.FIG. 15 shows waveforms useful for explaining video compression.

제16도는 비디오 확장을 설명하기에 유용한 파형을 도시한 도면.FIG. 16 shows waveforms useful for explaining video expansion.

제17도는 확대(zoom)로부터 초래되는 화상 크로핑을 설명하기에 유용한 도면.FIG. 17 is a diagram useful in explaining image cropping resulting from zoom. FIG.

제18도 및 제19도는 크로핑된 비디오 신호의 수평 패닝을 설명하기에 유용한 타이밍도.18 and 19 are timing diagrams useful for explaining horizontal panning of a cropped video signal.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

224 : 비디오 디스플레이 장치 300 : 게이트 어레이224: video display device 300: gate array

320 : PIP 프로세서 321, 339 : 카운터320: PIP processor 321, 339: counter

354, 356, 358 : 선입 선출 라인 메모리 368 : 동기화 유닛354, 356, 358: first-in, first-out line memory 368: synchronization unit

350 : 비디오 RAM350: video RAM

본 발명은 확대(zoom) 및 / 또는 크로핑된 화상을 디스플레이할 수 있는 텔레비젼 분야에 관한 것으로서, 특히 와이드 디스플레이 포맷비 스크린을 갖는 텔레비전에서 이러한 확대 또는 크로핑된 화상을 수평으로 패닝하는 방법 및 장치에 관한 것이다. 오늘날, 대부분의 텔레비전은 수평 폭 대 수직 높이가 4:3인 디스플레이 포맷비를 갖는다. 와이드 디스플레이 포맷비는 예를 들면, 영화의 디스플레이 포맷비와 거의 일치한다. 본 발명은 직시(direct view) 텔레비전과 투사 텔레비전에 적용될 수 있다.FIELD OF THE INVENTION The present invention relates to the field of televisions capable of displaying zoomed and / or cropped pictures, and particularly methods and apparatus for horizontally panning such zoomed or cropped pictures in televisions with wide display format ratio screens. It is about. Today, most televisions have a display format ratio of 4: 3 in horizontal width to vertical height. The wide display format ratio, for example, closely matches the display format ratio of a movie. The invention can be applied to direct view televisions and projection televisions.

종종 43으로도 표현되는 4:3 디스플레이 포맷비를 갖는 텔레비전은 단일 및 다수의 비디오 신호 소스를 디스플레이할 수 있는 방식이 제한되어 있다. 상업 방송사의 텔레비전 신호 전송은 실험적인 경우를 제외하고는 43 디스플레이 포맷비로 방송된다. 많은 시청자들은 영화와 관련된 더 넓은 폭의 포맷비를 갖는 디스플레이가 43 의 포맷비를 갖는 디스플레이보다 훨씬 큰 만족을 가져다 준다는 것을 알고 있다. 와이드 디스플레이 포맷비를 갖는 텔레비전은 보다 큰 만족을 주는 디스플레이를 제공할 뿐만 아니라 와이드 디스플레이 포맷 신호 소스를 이에 대응하는 와이드 디스플레이 포맷으로 디스플레이할 수 있다. 따라서, 영화는 크로핑(cropping)이나 왜곡이 없는 것처럼 보인다. 영화용 비디오 소스가 필름에서 영상으로 변환될 때는, 예를 들어 텔리신(telecine) 장치를 이용하거나 또는 텔레비전의 프로세서에 의해 크로핑될 필요가 없다.Often 4 Televisions with a 4: 3 display format ratio, also represented by three, are limited in the way they can display single and multiple video signal sources. Television signal transmission for commercial broadcasters is 4 except for experimental cases. Broadcast in 3 display format ratios. Many viewers have a display with a wider format ratio associated with movies. We know that it brings much greater satisfaction than displays with a format ratio of three. Televisions with a wide display format ratio can not only provide a more satisfying display but also display a wide display format signal source in a corresponding wide display format. Thus, the film appears to have no cropping or distortion. When a cinematic video source is converted from film to image, it does not have to be cropped by using a telecine device or by the processor of the television, for example.

또한, 와이드 디스플레이 포맷비를 갖는 텔레비전은 종래의 디스플레이 포맷신호와 와이드 디스플레이 포맷 신호 모두를 다양하게 디스플레이하고, 이들 디스플레이 포맷 신호를 다중 화상 디스플레이로 조합하는데 적합하다. 그러나 와이드 디스플레이 포맷비 스크린의 사용에는 이에 따른 수 많은 문제점들이 있었다. 이러한 문제점들로서는, 다수의 신호 소스의 디스플레이 포맷비를 변경시켜야 하는 문제, 비동기적이지만 동시에 디스플레이되는 소스들로부터 일관된 타이밍 신호를 형성해야 하는 문제, 다중 화상 디스플레이를 발생시키도록 다수의 소스들간에 스위칭해야 하는 문제 및 압축된 데이터 신호들로부터 고해상도 화상을 제공해야 하는 문제 등이 있다. 이러한 문제점들은 본 발명에 따른 와이드 스크린 텔레비전을 사용하면 해결될 수 있다. 본 발명의 여러 장치에 따른 와이드 스크린 텔레비전은 유사하거나 상이한 포맷비를 갖는 단일 및 다수의 소스로부터 고해상도의 단일 및 다중 화상 디스플레이를 제공할 수 있으며, 디스플레이 포맷비를 선택할 수 있다.In addition, televisions having a wide display format ratio are suitable for variously displaying both conventional display format signals and wide display format signals, and combining these display format signals into a multi-picture display. However, there have been a number of problems with the use of wide display format ratio screens. These problems include the problem of changing the display format ratio of multiple signal sources, the problem of forming a consistent timing signal from asynchronous but simultaneously displayed sources, and switching between multiple sources to produce multiple picture displays. And the problem of providing a high resolution image from the compressed data signals. These problems can be solved by using the wide screen television according to the present invention. Wide screen televisions according to the various devices of the present invention can provide high resolution single and multiple picture displays from single and multiple sources having similar or different format ratios, and can select display format ratios.

와이드 디스플레이 포맷비를 갖는 텔레비전은 기본 또는 표준 수평 주사율과 그 배수의 수평 주사율로, 그리고 비월(interlaced) 주사 및 순차(noninterlaced)주사 모두에 의해서도 비디오 신호를 디스플레이하는 텔레비전 시스템으로 구현될 수 있다. 예컨대, 표준 NTSC 비디오 신호는 각 비디오 프레임의 연속 필드(여기에서, 각각의 필드는 대략 15.734 Hz 의 기본 또는 표준 수평 주사율에서의 라스터 주사 동작에 의해 생성됨)를 비월 주사함으로써 디스플레이된다. 비디오 신호에 대한 기본 주사율은 f_H, 1f_H및 1H 등 여러 가지로 표현될 수 있다. 1f_H신호의 실제 주파수는 상이한 비디오 표준에 따라 변화한다. 텔레비전 장치의 화질을 향상시키고자는 노력에 의해, 비디오 신호를 순차적으로, 즉 비(非)비월 주사 방식으로 디스플레이하는 시스템이 개발되어 왔다. 순차 주사에서는 각 디스플레이된 프레임이 2개의 비월 주사된는 포맷의 필드 중 한 필드를 주사하는데 할당되는 시간 간격과 동일한 시간 간격동안 주사되어야 한다. 플리커가 없는 AA-BB 디스플레이는 각 필드가 연속적으로 2회 주사되는 것을 요구한다. 각각의 경우, 수평 주사 주파수는 표준 수평 주파수의 2배가 되어야 한다. 이러한 순차 주사 디스플레이 또는 플리커가 없는 디스플레이에 적절한 주사율은 2f_H및 2H로서 다양하게 표시된다. 예를 들어, 미국 표준에 따른 2f_H의 주사 주파수는 대략 31.468 Hz이다.Televisions having a wide display format ratio can be implemented with a television system that displays video signals at either a basic or standard horizontal refresh rate, a horizontal refresh rate in multiples thereof, and also by both interlaced and noninterlaced scans. For example, a standard NTSC video signal is displayed by interlacing a continuous field of each video frame, where each field is generated by a raster scan operation at a basic or standard horizontal refresh rate of approximately 15.734 Hz. The basic scan rate for the video signal can be expressed in various ways such as f _H , 1f _H and 1H. The actual frequency of the 1f _H signal varies with different video standards. In an effort to improve the image quality of television apparatuses, a system for displaying video signals sequentially, that is, in an interlaced scanning manner, has been developed. In sequential scanning, each displayed frame must be scanned for a time interval equal to the time interval allocated for scanning one of the fields of two interlaced formats. Flicker-free AA-BB displays require each field to be scanned twice in succession. In each case, the horizontal scan frequency should be twice the standard horizontal frequency. Appropriate scan rates for such sequential scan displays or flicker free displays are variously indicated as 2f _H and 2H. For example, the scan frequency of 2f _H according to the US standard is approximately 31.468 Hz.

메인 비디오 신호의 신호 처리는 특히 와이드 스크린 텔레비전에 적합한 각종 디스플레이 포맷을 실행하는데 중요하다. 비디오 데이터는 원하는 포맷에 따라 선택적으로 압축 및 확장되어야 한다. 어떤 경우에 있어서, 예를 들어, 디스플레이되는 화상의 종횡비 왜곡을 방지하기 위해 43 NTSC 비디오를 4/3 또는 4 :3의 비율로 압축시킬 필요가 있다. 다른 경우에 있어서, 예를 들어, 비디오 신호를 수직 확대에 통상 수반되는 수평 확대 동작을 실행하도록 확장될 수 있다. 최대 33까지는 수평 확대 동작은 4/3 미만, 예를 들어, 5/4 압축을 행함으로써 달성 될 수 있다. S-VHS 포맷에 대해 치대 5.5인 휘도 비디오 대역폭이 1024f_H시스템 클록에 대해 8인 나이퀴스트 주파수, 즉 폴드 오버(2배의 주파수 : fold over) 주파수의 큰 백분율을 점유하고 있기 때문에, 새로운 화소 위치에 대한 입력 비디오를 재계산하는데 샘플 보간 회로를 사용한다.Signal processing of the main video signal is particularly important for implementing various display formats suitable for wide screen televisions. Video data must be selectively compressed and extended according to the desired format. In some cases, for example, to prevent aspect ratio distortion of the displayed image, 3 You need to compress NTSC video at a 4/3 or 4: 3 ratio. In other cases, for example, the video signal may be extended to perform a horizontal magnification operation normally associated with vertical magnification. Up to 33 Up to a horizontal magnification operation can be achieved by performing compression less than 4/3, for example 5/4. Teeth 5.5 for S-VHS format Luminance video bandwidth is 8 for 1024f _H system clock Because it occupies a large percentage of the in Nyquist frequency, the fold over frequency, a sample interpolation circuit is used to recalculate the input video for the new pixel position.

메인 신호에 대한 휘도 데이터는 그 데이터를 압축(일시 정지) 및 확장(반복)시키는 데 필요한 FIFO 라인 메모리와, 샘풀 값을 재계산하여 그 데이터를 균일하게 하는 보간 회로를 포함하는 메인 신호 경로를 따라 전송된다. 그러나, FIFO 와 보간회로의 상대적 위치는 확장시보다 압축시에 차이가 난다. 본 발명의 장치에 의하면, 스위치 또는 전송로(route) 선택기는 FIFO와 보간 회로의 상대적 장치에 대해 메인 신호 전송로의 토폴로지(topology)를 반전시켜 2개의 FIFO 와 2개의 보간 회로를 필요로 하는 2개의 메인 신호 전송로를 필욜 하지 않는다. 특히, 이들 스위치는 화상 압축을 위해 요구되는 바와 같이 보간 회로가 FIFO 보다 선행하는지, 또는 화상 확장을 위해 요구되는 바와 같이 FIFO 가 보간 회로보다 선행하는지를 선택한다. 스위치는 마이크로프로세서에 응답하는 전송로 제어 회로에 응답할 수 있다.Luminance data for the main signal is along a main signal path including a FIFO line memory needed to compress (pause) and expand (repeat) the data, and an interpolation circuit that recalculates sample values and makes the data uniform. Is sent. However, the relative positions of the FIFO and the interpolator are different in compression than in expansion. According to the device of the present invention, a switch or route selector inverts the topology of the main signal transmission path relative to the relative device of the FIFO and the interpolation circuit, requiring two FIFOs and two interpolation circuits. No two main signal paths are required. In particular, these switches select whether the interpolation circuit precedes the FIFO as required for image compression, or whether the FIFO precedes the interpolation circuit as required for image expansion. The switch may respond to a transmission line control circuit responsive to the microprocessor.

보간 회로용 제어 회로는 화소 위치 값, 보간 회로 보상 필터 가중치(weigting) 정보 및 휘도 데이터에 대한 클록 게이팅(clock gating) 정보를 발생시킨다. 클록 게이팅 정보는 압축을 행하기 위해 일부 클록에서 샘플이 기록되지 못하도록 또는 확장을 행하기 위해 일부 샘플이 다수회 판독되도록 FIFO 데이터를 일시 정치(추림) 시키거나 반복시킨다. 4/3 압축을 행하기 위해서(여기에서 4/3는 입력 샘플수 대 출력 샘플수의 비를 나타낸다). 매 4번째 샘플들을 FIFO 로 기록되지 못하게 할 수 있다. 휘도 FIFO 로부터 판독된 램프파의 평균 기울기는 대응하는 입력 램프파 보다 33더 크다. 램프파를 판독하는데는 데이터를 기록시키는데 소요되는 것과 같은 33미만의 활성 판독 시간이 소요된다. 이로써, 4/3 압축이 이루어진다. 보간 회로의 기능은 FIFO 로부터 판독된 데이터가 불균일하지 않고 균일하게 되도록 FIFO 에 기록되는 휘도 샘플을 재계산하는 것이다.The control circuit for the interpolation circuit generates clock gating information for pixel position values, interpolation circuit compensation filter weighting information, and luminance data. The clock gating information temporarily (decimates) or repeats the FIFO data such that no sample is written at some clocks to perform compression or that some samples are read multiple times to perform expansion. To perform 4/3 compression (where 4/3 represents the ratio of the number of input samples to the number of output samples). You can prevent every fourth sample from being recorded as a FIFO. The average slope of the ramp wave read from the luminance FIFO is 33 above the corresponding input ramp wave. Bigger Reading a ramp wave is the same as it takes to write data. Less active read time is required. This results in 4/3 compression. The function of the interpolation circuit is to recalculate the luminance samples written to the FIFO so that the data read from the FIFO is non-uniform and uniform.

확장은 압축과는 반대의 방법으로 정확히 실행될 수 있다. 압축의 경우에 있어서는, 기록 인에이블 신호는 출력 FIFO 에 기록하기 위해 금지 펄스의 형태로 그것에 결부되어 있는 클록 게이팅 정보를 갖는다. 데이터를 확장시키기 위해, 클록 게이팅 정보가 판독 인에이블 신호에 인가된다. 이로 인해 클록 게이팅 정보가 FIFO 로부터 판독될 때 데이터는 일시 정지된다. 휘도 FIFO 로부터 판독되는 램프파의 평균 기울기는 3/4 확장 또는 확대를 위한 대응 입력 램프파 보다 33더 작다. 이 경우, FIFO 의 다음에 오는 보간 회로의 기능은 확장 후에 불균일하게 샘플링된 데이터를 균일하게 되도록 재계산하는 것이다. 확장의 경우에, FIFO 로부터 판독되고 보간 회로도 클록킹(clocking)되는 동안 데이터가 일시 정지되어야 한다. 이것은 데이터가 보간 회로를 통해 연속적으로 클록되는 압축의 경우와는 다르다. 이러한 압축 및 확장의 경우에 있어서, 클록 게이팅 동작은 동기적으로 손쉽게 실행될 수 있다. 즉, 1024 f_H시스템 클록의 상승 구간을 기초하여 결과들이 일어날 수 있다.Extensions can be done exactly in the opposite way to compression. In the case of compression, the write enable signal has clock gating information associated with it in the form of a inhibit pulse for writing to the output FIFO. To extend the data, clock gating information is applied to the read enable signal. This causes the data to pause when clock gating information is read from the FIFO. The average slope of the ramp wave read from the luminance FIFO is 33/4 of the corresponding input ramp wave for expansion or expansion. Smaller In this case, the function of the interpolation circuit following the FIFO is to recalculate the non-uniformly sampled data to be uniform after expansion. In the case of expansion, data must be paused while reading from the FIFO and the interpolation circuit is also clocked. This is different from the compression case where data is continuously clocked through the interpolation circuit. In the case of such compression and expansion, the clock gating operation can be easily performed synchronously. That is, results may occur based on the rising edge of the 1024 f _H system clock.

휘도 보간에 대한 이러한 토폴리지에는 수 많은 장점들이 있다. 클록 게이팅 동작 즉, 데이터 추림(decimation) 및 데이터 반복은 동기적으로 실행될 수 있다. 전환 가능한 비디오 데이터 토폴리지가 보간 회로 및 FIFO 의 위치를 상호 교환하는데 사용되지 않은 경우, 판독 또는 기록 클록은 데이터를 일시 정지 또는 반복시키기 위해 더블 클록킹(clocking)되어야 한다. 더블 클록된다는 의미는 2개의 데이터 포인트가 단일 클록 사이클 동안 FIFO 에 기록되거나 단일 클록 사이클 동안 FIFO 로부터 판독되어야 한다는 것을 의미한다. 기록 또는 판독 클록 주파수가 시스템 클록 주파수의 2배가 되어야 하기 때문에, 결국 회로는 시스템 클록가 동기적으로 동작할 수 없도록 제작된다. 또한, 전환가능한 토폴로지는 압축과 확장을 행하는데 1개의 보간 회로와 1개의 FIFO 만을 필요로 한다. 만일 본 명세서에 기술된 비디오 전송로 전환 장치가 사용되지 않았을 경우, 압축과 확장을 달성하도록 2개의 FIFO 를 사용하여야만 더블 클록 상황을 방지할 수 있다. 확장을 위한 1개의 FIFO는 보간 회로 앞에 배치되어야 하고 압축을 위한 나머지 FIFO는 보간 회로 뒤에 배치되어야 한다.This topology for luminance interpolation has a number of advantages. Clock gating operations, ie data decimation and data iteration, may be performed synchronously. If a switchable video data topology is not used to interchange the position of the interpolation circuit and the FIFO, the read or write clock must be double clocked to pause or repeat the data. Double clocked means that two data points must be written to or read from the FIFO for a single clock cycle. Since the write or read clock frequency must be twice the system clock frequency, the circuit is eventually fabricated such that the system clock cannot operate synchronously. In addition, the switchable topology requires only one interpolation circuit and one FIFO to perform compression and expansion. If the switching device for video transmission described herein is not used, it is necessary to use two FIFOs to achieve compression and expansion to prevent the double clock situation. One FIFO for expansion should be placed before the interpolation circuit and the other FIFO for compression should be placed after the interpolation circuit.

비디오 데이터를 압축 및 확장하기 위한 회로는 FIFO 라인 메모리와 보간 회로를 포함한다. 타이밍 회로는 데이터를 압축 및 확장시키기 위해 라인 메모리에 데이터를 기록하고 라인 메모리로부터 데이터를 판독하는 제어 신호를 발생시킨다. 보간 회로는 FIFO 라인 메모리에서 압축 또는 확장된 데이터를 균일하게 한다. 스위칭 네트워크는 라인 메모리가 데이터 확장을 실행하도록 보간 회로 보다 선행하는 제1 신호 경로와 보간 회로가 데이터 압축을 실행하도록 라인 메모리보다 선행하는 제2 신호 경로를 선택적으로 설정한다. 스위칭 네트워크는 압축 또는 확장이 요구되는 선택된 디스플레이 포맷에 따라 예를 들어 마이크로 프로세서에 의해 제어된다.Circuitry for compressing and extending video data includes FIFO line memory and interpolation circuitry. The timing circuit generates control signals for writing data to and reading data from the line memory to compress and expand the data. Interpolation circuits equalize compressed or expanded data in the FIFO line memory. The switching network selectively sets the first signal path preceding the interpolation circuit so that the line memory performs data expansion and the second signal path preceding the line memory so that the interpolation circuit performs data compression. The switching network is controlled by, for example, a microprocessor depending on the selected display format that requires compression or expansion.

본 발명의 장치에 따른 수평 패닝용 비디오 시스템은 비디오 신호를 디스플레이 하기 위한 와이드 디스플레이 포맷비를 갖는 비디오 디스플레이를 포함한다. 신호 프로세서는 보간 회로와 비디오 신호내의 데이터에 의해 표시되는 화상을 선택적으로 확장 및 압축하기 위한 비동기식 기록 및 판독 포트를 갖는 선입선출 라인 메모리를 포함한다. 화상은 라인 메모리로의 데이터의 기록을 제어함으로써 디스플레이를 위한 부분적인 화상을 한정하도록 크로핑된다. 제어용 마이크로프로세서는 디스플레이를 위한 부분적인 화상의 경계를 선택하도록 상기 비디오 신호의 동기 성분에 관련된 선택 가능한 시간 기간 및 선택 가능한 위상을 갖는 제어 신호를 제공한다. 마이크로프로세서는 사용자 명령에 응답하여 시간 기간 및 위상을 선택할 수 있다.The video system for horizontal panning according to the apparatus of the present invention includes a video display having a wide display format ratio for displaying a video signal. The signal processor includes a first-in, first-out line memory having an asynchronous write and read port for selectively expanding and compressing an image represented by data in the video signal with interpolation circuitry. The picture is cropped to define a partial picture for display by controlling the writing of data to the line memory. The controlling microprocessor provides a control signal having a selectable time period and a selectable phase related to the synchronization component of the video signal to select the boundary of the partial picture for display. The microprocessor can select the time period and phase in response to a user command.

제1a도 내지 제1i도는 본 발명의 상이한 장치에 따라 구현될 수 있는 단일 및 다중 화상 디스플레이 포맷의 각종 조합의 전부가 아닌 일부만을 도시하고 있다. 이 도면에 도시된 것은 본 발명의 장치에 따른 와이드 스크린 텔레비전을 구성하는 특정 회로의 설명을 용이하게 하기 위한 것들이다. 본 발명의 장치는 임의의 경우에는 특정의 기본 회로와는 달리 디스플레이 포맷 자체에 관한 것이다. 본 명세서의 기재상의 편의를 위해, 비디오 소스 또는 신호에 대한 폭 대 높이의 종래 디스플레이 포맷비를 통상 43으로 간주하고, 반면에 와이드 스크린 디스플레이 포맷비를 통산 169 간주한다. 그러나, 본 발명의 장치는 이러한 규정으로 제한되지는 않는다.1A-1I show only some but not all of the various combinations of single and multiple picture display formats that may be implemented in accordance with different devices of the present invention. Shown in this figure are for facilitating the description of specific circuits making up a wide screen television according to the apparatus of the present invention. The apparatus of the present invention, in certain cases, relates to the display format itself, unlike certain basic circuits. For convenience of description herein, conventional display format ratios of width to height for a video source or signal are typically 4 Counted as 3, and on the other hand 16 the widescreen display format ratio 9 is considered. However, the apparatus of the present invention is not limited to this specification.

제1a도는 종래의 43 디스플레이 포맷비를 갖는 직시 텔레비전 또는 투사 텔레비전의 화면을 도시한다. 169 디스플레이 포맷비 화상이 43 디스플레이 포맷비 신호로서 전송될 경우, 스크린의 상단과 하단에 검은 막대 부분이 나타난다. 이것을 보통 문자박스(letterbox) 포맷으로 지칭한다. 이 경우, 시청되는 화상은 전체 이용 가능한 디스플레이 면적보다 약간 작게 나타난다. 이에 대한 대안으로서, 169 디스플레이 포맷비 소스를 전송 전에 43 디스플레이 포맷의 시청 화면의 수직 범위를 채울 수 있도록 변환시킨다. 그러나, 이 경우 스크린의 좌측 및/ 또는 우측에서 많은 정보가 크로핑될 것이다. 또 다른 대안으로서, 문자박수 화상을 수평이 아닌 수직으로 확장시킬 수도 있으나, 그 결과 수직 확장으로 인해 화상에 왜곡이 나타나게 될 것이다. 세 가지 대안들 중 그 어느 것도 특별히 관심을 끌지는 못한다.Figure 1a is a conventional four A screen of a direct view television or projection television having three display format ratios is shown. 16 9 Display format ratio 3 When transmitted as a display format ratio signal, black bars appear at the top and bottom of the screen. This is commonly referred to as letterbox format. In this case, the viewed image appears slightly smaller than the total available display area. As an alternative, 16 9 Display format ratio Before transferring the source 4 3 Convert the display format to fill the vertical range of the viewing screen. However, in this case a lot of information will be cropped on the left and / or right side of the screen. As another alternative, the character clap image may be expanded vertically rather than horizontally, but as a result the distortion will appear in the image due to the vertical expansion. None of the three alternatives is of particular interest.

제1b도는 169 스크린을 도시하고 있다. 169 디스플레이 포맷비 비디오 소스는 크로핑 및 왜곡이 없이 전체가 디스플레이된다. 그 자체가 43 디스플레이 포맷비 신호인 169 디스플레이 포맷비 문자박수 화상은 충분한 수직 해상도로 보다 큰 디스플레이를 제공하기 위해 라인 배가(line doubling) 또는 라인 부가(line addition)에 의해 순차적으로 주사될 수 있다. 본 발명에 따른 와이드 스크린 텔레비전은 제공되는 소스가 메인 소스인지 보조 소스인지의 여부에 상관없이 외부 RGB 소스건간에 이러한 169 디스플레이 포맷비 신호를 디스플레이할 수 있다.Figure 1b is 16 Nine screens are shown. 16 9 Display Format Ratio Video sources are displayed in their entirety without cropping and distortion. Itself 4 3 Display format ratio signal 16 9 Display Format Ratio Characterized images can be scanned sequentially by line doubling or line addition to provide larger displays with sufficient vertical resolution. The wide screen television according to the present invention can be used for external RGB sources regardless of whether the provided source is a main source or a secondary source. 9 Display The format ratio signal can be displayed.

제1c도는 43 디스플레이 포맷비 삽입(inset) 화상이 디스플레이되는 169 디스플레이 포맷비 메인 신호를 도시하고 있다. 메인 비디오 신호와 보조 비디오 신호가 169 디스플레이 포맷비 소스일 경우, 삽입 화상도 169 디스플레이 포맷비를 가질 수 있다. 삽입 화상은 다수의 상이한 위치에 디스플레이될 수 있다.Figure 1c is 4 3 Display format ratio 16 When inset images are displayed 9 Shows the display format ratio main signal. The main video signal and the sub video signal are 16 9 Insertion picture also for display format ratio source 16 9 may have a display format ratio. Inset images can be displayed in a number of different locations.

제1d도는 메인 비디오 신호와 보조 비디오 신호가 동일한 크기의 화상으로 디스플레이 되는 디스플레이 포맷을 도시하고 있다. 각 디스플레이 영역은 169 및 43 포맷비와는 다른 89 의 디스플레이 포맷비를 갖는다. 이러한 디스플레이 영역에 수평 또는 수직 왜곡이 없이 43 디스플레이 포맷비 소스를 나타내기 위해서는, 신호가 좌측 및 / 또는 우측에서 크로핑되어야 한다. 화상의 수평 압축에 의한 약간의 종횡비 왜곡이 용인될 경우, 화상의 대부분은 거의 크로핑이 없이 나타내어 질 수 있다. 수평 압착(squeezing)은 화상의 물체를 수직 확장시키는 결과를 초래한다. 본 발명에 따른 와이드 스크린 테렐비전은 종횡비 왜곡없이 크로핑을 최대로 하거나 크로핑 없이 종횡비 왜곡을 최대로 하는 범위 내에서 크로핑과 종횡비 왜곡을 임의로 조합할 수 있다.FIG. 1D shows a display format in which the main video signal and the sub video signal are displayed in the same sized image. Each display area is 16 9 and 4 8 different from 3 format ratio It has a display format ratio of 9. 4, without horizontal or vertical distortion in these display areas To indicate a 3 display format ratio source, the signal must be cropped on the left and / or right. If some aspect ratio distortion due to horizontal compression of the image is tolerated, most of the image can be represented with almost no cropping. Horizontal squeezing results in vertical expansion of the object of the image. The wide screen terel vision according to the present invention can arbitrarily combine cropping and aspect ratio distortion within a range of maximizing cropping without aspect ratio distortion or maximizing aspect ratio distortion without cropping.

보조 비디오 신호 처리 경로에서의 데이터 샘플링이 제한되기 때문에 메인 비디오 신호로부터의 디스플레이 정도의 큰 크기의 고해상도 화상의 발생이 곤란하게 된다. 이러한 곤란한 문제점들을 극복하기 위해 여러 가지 방법이 개발될 수 있다.Since data sampling in the auxiliary video signal processing path is limited, it is difficult to generate a high resolution image of a large size as much as the display from the main video signal. Various methods can be developed to overcome these difficult problems.

제1e도는 43 디스플레이 포맷비 화상이 169 디스플레이 포맷비 스크린 중앙에 디스플레이되는 디스플레이 포맷을 도시하고 있다. 이 경우, 어두운 막대 부분이 스크린 좌우측에 나타난다.1e is 4 3 Display format ratio image 16 9 Display Format Shows the display format displayed in the center of the screen. In this case, dark bars appear on the left and right sides of the screen.

제1f도는 1개의 대형 43 디스플레이 포맷비 화상과 3개의 소형 43 디스플레이 포맷비 화상이 동시에 디스플레이되는 디스플레이 포맷비를 도시하고 있다. 대형 화상 바깥쪽 주변에 있는 소형 화상은 PIP(picture-in-picture)가 아닌 POP(picture-outside-picture)로 지칭된다. PIP 라는 용어는 본 명세서에서 2개의 디스플레이 포맷비에 대해 사용된다. 와이드 스크린 텔레비전에 2개의 튜너가 제공될 경우, 즉 2개의 내부 튜너 또는 하나의 내부 튜너와 예를 들어 비디오 카세트 레코더에 설치된 하나의 외부 튜너가 제공될 경우, 디스플레이된 화상 중 2개의 화상이 소스에 따라 움직임을 실시간으로 디스플레이할 수 있다. 나머지 화상은 정지(freeze) 프레임 포맷으로 디스플레이될 수 있다. 튜너 및 보조 신호 처리 경로를 추가하면 3개 이상의 동화상을 제공하는 것이 가능하다. 한쪽의 대형 화상과 다른 쪽의 3개의 소형 화상은 1g도에 도시된 바와 같이 위치가 전환될 수도 있다.Figure 1f is one large 4 3 display format ratio pictures and 3 small 4 3 Display Format Ratio Shows a display format ratio in which images are simultaneously displayed. Small pictures around the outside of a large picture are referred to as picture-outside-picture (POP) rather than picture-in-picture (PIP). The term PIP is used herein for two display format ratios. When two tuners are provided on a wide screen television, i.e. two internal tuners or one internal tuner and one external tuner installed in a video cassette recorder, for example, two of the displayed pictures are sent to the source. Therefore, the movement can be displayed in real time. The remaining pictures can be displayed in freeze frame format. Adding a tuner and an auxiliary signal processing path makes it possible to provide three or more moving images. Positions of one large image and three small images of the other may be switched as shown in FIG. 1g.

제1h도는 43 디스플레이 포맷비 화상이 중심부에 있고 6개의 소형 43 디스플레이 포맷비 화상이 그 양측에 수직열로 디스플레이되는 또다른 디스플레이 포맷을 도시한다. 상술한 포맷에서와 같이, 2개의 튜너를 구비한 와이드 스크린 텔레비전은 2개의 동화상을 제공할 수 있다. 나머지 11개의 화상은 정지 프레임 포맷으로 존재하게 된다.1h is 4 3 Display format ratio pictures in the center and 6 small 4 3 Display Format Ratio Shows another display format in which images are displayed in vertical rows on both sides thereof. As in the format described above, a wide screen television with two tuners can provide two moving pictures. The remaining 11 pictures will be in the still frame format.

제1i도는 그리드(grid) 형태로 된 12개의 43 디스플레이 포맷비 화상을 갖는 디스플레이 포맷를 도시하고 있다. 이러한 디스플레이 포맷은 각 화상이 채널이 다른 채널 선택 안내에 특히 적합하며, 각 화상은 다른 채널로부터의 최소한의 정지 프레임이다. 상술한 바와 같이, 동화상의 수는 이용 가능한 튜너 및 신호 처리 경로의 수에 좌우된다.Figure 1i shows a grid of twelve four in the form of a grid. 3 shows a display format having a display format ratio image. This display format is particularly suitable for channel selection guides in which each picture is a different channel, with each picture being the minimum still frame from the other channel. As mentioned above, the number of moving images depends on the number of tuners and signal processing paths available.

제1a도 내지 제1i도에 도시된 여러 종류의 포맷은 나머지 도면에 도시되고 이하에 상세히 설명되는 와이드 스크린 텔레비전에 의해 구현될 수 있다.The various types of formats shown in FIGS. 1A-1I may be implemented by wide screen televisions shown in the remaining figures and described in detail below.

제2도에는 2f_H수평주사로 동작하도록 되어 있고 본 발명의 장치에 따른 와이드 스크린 텔레비전(10)에 대한 전체적인 블록도가 도시되어 있다. 텔레비전(10)은 일반적으로 비디오 신호 입력부(20), 새시(chassis) 또는 TV 마이크로포로세서(216), 와이드 스크린 프로세서(30), 1f_H대 2f_H변환기(40), 편향 회로(50), RGB 인터페이스(60), YUV 대 RGB 변환기(240), 키네스코프 구동기(242), 직시관 또는 투사관(244) 및 전원(70)을 포함한다. 설명의 편의상 여러 회로를 상이한 기능의 블록으로 묶어 놓았지만, 이것은 이러한 회로들의 상호간의 물리적인 위치를 제한하고자 하는 것은 아니다.2 shows an overall block diagram of a wide screen television 10 in accordance with the apparatus of the present invention, adapted to operate in a 2f _H horizontal scan. The television 10 typically includes a video signal input 20, a chassis or TV microprocessor 216, a wide screen processor 30, a 1f _H to 2f _H converter 40, a deflection circuit 50, An RGB interface 60, a YUV to RGB converter 240, a kinescope driver 242, a direct view tube or projection tube 244, and a power source 70. For convenience of description, several circuits are grouped into blocks of different functions, but this is not intended to limit the physical location of these circuits.

비디오 신호 입력부(20)는 상이한 비디오 소스로부터 복수의 복합 비디오 신호를 수신하도록 되어 있다. 비디오 신호는 메인 비디오 신호 및 보조 비디오 신호로서의 디스플레이를 위해 선택적으로 전환될 수 있다. RF 스위치(204)는 2개의 안테나 입력 ANT1과 ANT2 를 갖는다. 이들은 옥외 안테나 수신 및 케이블 수신을 위한 입력을 나타낸다. RF 스위치(204)는 어느 안테나 입력이 제1 튜너 (206)에 공급되는 것을 제어한다. 제1 튜너(206)의 출력은 선국, 수평 편향, 수직 편향 및 비디오 제어와 관련된 수많은 기능을 수행하는 원 칩(202)에 입력된다. 도시된 특정 원 칩은 상표명 TA7777 형이다. 제1 튜너(206)로부터의 신호에서 기인하여 원 칩에서 형성된 기저대 비디오 신호 VIDEO OUT 는 비디오 스위치(200)와 와이드 스크린 프로세서(30)의 입력단 TV1에 입력된다. 비디오 스위치(200)에 대한 다른 기저대 비디오 입력은 AUX1과 AUX2로 표시되어 있다. 이들은 비디오 카메라, 레이저 디스크 플레이어, 비디오 테이프 플레이어, 비디오 게임기등을 위한 용도로 사용될 수도 있다. 새시 또는 TV 마이크로프로세서(216)에 의해 제어되는 비디오 스위치(200)의 출력은 SWITCHED VIDEO로 표시되어 있다. SWITCHED VIDEO는 와이드 스크린 프로세서(30)에 입력된다.The video signal input 20 is adapted to receive a plurality of composite video signals from different video sources. The video signal can be selectively switched for display as a main video signal and an auxiliary video signal. RF switch 204 has two antenna inputs ANT1 and ANT2. These represent the inputs for outdoor antenna reception and cable reception. The RF switch 204 controls which antenna input is supplied to the first tuner 206. The output of the first tuner 206 is input to an original chip 202 that performs a number of functions related to tuning, horizontal deflection, vertical deflection, and video control. The particular raw chip shown is of the trade name TA7777 type. The baseband video signal VIDEO OUT formed at the original chip due to the signal from the first tuner 206 is input to the input terminal TV1 of the video switch 200 and the wide screen processor 30. The other baseband video inputs to video switch 200 are labeled AUX1 and AUX2. They may be used for video cameras, laser disc players, video tape players, video game machines and the like. The output of video switch 200 controlled by chassis or TV microprocessor 216 is labeled SWITCHED VIDEO. The SWITCHED VIDEO is input to the wide screen processor 30.

와이드 스크린 프로세서(30)를 상세히 도시하고 있는 제3도를 참조하면, 와이드 스크린 프로세서의 스위치 SW1은 TV1 신호와 SWITCHED VIDEO 신호중 하나를 선택하여 SEL COMP OUT 비디오 신호로서 Y/C 복호 회로(210)에 입력한다. Y/C 복호회로(210)는 적응 라인 콤 필터(adaptive line comb filter)처럼 구현될 수 있다. 2개의 추가 비디오 소스 S1과 S2도 역시 Y/C 복호화회로(210)에 입력된다. 각각의 비디오 소스 S1과 S2는 상이한 S-VHS 소스를 나타내며, 이들 각각은 별도의 휘도 신호 및 색도 신호로 구성된다. 일부의 적응 라인 콤 필터에서와 같이 Y/C 복호 회로의 일부로서 통합되거나 별도의 스위치로서 실시될 수 있는 스위치는 TV 마이크로프로세서(216)에 응답하여 각각 Y＿M 및 C＿IN으로 표시된 출력으로서의 한 쌍의 휘도 및 색도 신호를 선택한다. 선택된 휘도 및 색도 신호쌍은 그 후 메인 신호로 간주되어 메인 신호 경로를 따라 처리된다. ＿M 또는 ＿MN을 포함하는 신호 표시는 메인 신호 경로에 관한 것이다. 색도 신호 C＿IN는 와이드 스크린 프로세서에서 원칩으로 반송되어 색차 신호 U＿M 및 V＿M을 형성한다. 여기에서 U는 (R-Y)와 등가 표시이며, V는 (B-Y)와 등가 표시이다. Y＿M, U＿M 및 V＿M 신호는 추가의 신호 처리를 위해 와이드 스크린 프로세서에서 디지털 형태로 변환된다.Referring to FIG. 3, which shows the wide screen processor 30 in detail, the switch SW1 of the wide screen processor selects one of a TV1 signal and a SWITCHED VIDEO signal to the Y / C decoding circuit 210 as a SEL COMP OUT video signal. Enter it. The Y / C decoding circuit 210 may be implemented as an adaptive line comb filter. Two additional video sources S1 and S2 are also input to the Y / C decoding circuit 210. Each video source S1 and S2 represents a different S-VHS source, each of which consists of separate luminance and chroma signals. As in some adaptive line comb filters, a switch that can be integrated as part of a Y / C decoding circuit or implemented as a separate switch is a pair of luminance as outputs represented by Y＿M and C＿IN, respectively, in response to the TV microprocessor 216. And a chroma signal. The selected luminance and chroma signal pairs are then considered main signals and processed along the main signal path. The signal indication comprising ＿M or ＿MN relates to the main signal path. Chromaticity signal C_IN is conveyed from the wide screen processor to one chip to form color difference signals U_M and V_M. Here, U is the display equivalent to (R-Y), and V is the display equivalent to (B-Y). Y＿M, U＿M and V＿M signals are converted to digital form in a widescreen processor for further signal processing.

와이드 스크린 프로세서(30)의 일부로서 기능적으로 정의되어 있는 제2 튜너(208)는 기저대 비디오 신호 TV2를 형성한다. 스위치 SW2는 Y/C 복호 회로(220)에 대한 입력으로서 TV2 신호와 SWICHED VIDEO 신호중 하나를 선택한다. Y/C 복호 회로(220)는 적응 라인 콤 필터로서 실시될 수 있다. 스위치 SW3과 SW4는 Y/C 복호회로(220)의 휘도 출력 및 색도 출력과 각각 Y＿EXT 및 C＿EXT로 표시된 외부 비디오 소스의 휘도 신호 및 색도 신호중의 하나를 선택한다. Y＿EXT 신호 및 C＿EXT 신호는 S-VHS 입력 S1에 대응한다. Y/C 복호 회로(220)와 스위치 SW3 및 SW4는 일부 적응 라인 콤 필터에서와 같이 결합될 수 있다. 스위치 SQW3 및 SW4의 출력은 그 후 보조 신호로 간주되어 보조 신호 경로를 따라 처리된다. 선택된 휘도 출력은 Y＿A로 표시된다. ＿A, ＿AX 및 ＿AUX를 포함한 신호 표시는 보조 신호 경로에 관한 것이다. 선택된 색도 신호는 색차 신호 U＿A 및 V＿A로 변환된다. Y＿A, U＿A 및 V＿A 신호는 추가의 신호 처리를 위해 디지털 형태로 변환된다. 비디오 신호 소스를 메인 신호 경로와 보조 신호 경로로 전환함으로써 상이한 화상 디스플레이 포맷의 상이한 부분을 위한 소스 선택을 처리하는데 있어서의 유연성이 최대가 된다.The second tuner 208, which is functionally defined as part of the wide screen processor 30, forms the baseband video signal TV2. The switch SW2 selects one of the TV2 signal and the SWICHED VIDEO signal as an input to the Y / C decoding circuit 220. The Y / C decoding circuit 220 can be implemented as an adaptive line comb filter. The switches SW3 and SW4 select one of the luminance output and the chroma output of the Y / C decoding circuit 220 and the luminance signal and the chroma signal of the external video source indicated by Y'EXT and C'EXT, respectively. The Y＿EXT signal and the C＿EXT signal correspond to the S-VHS input S1. Y / C decoding circuit 220 and switches SW3 and SW4 may be combined as in some adaptive line comb filters. The outputs of switches SQW3 and SW4 are then considered auxiliary signals and processed along the auxiliary signal path. The selected luminance output is represented by Y＿A. Signal indications, including #A, #AX and #AUX, relate to the auxiliary signal path. The selected chromaticity signal is converted into chrominance signals U＿A and V＿A. Y＿A, U＿A and V＿A signals are converted to digital form for further signal processing. By switching the video signal source to the main signal path and the auxiliary signal path, flexibility in handling source selection for different parts of different picture display formats is maximized.

Y＿M에 대응하는 복합 동기 신호 COMP SYNC는 와이드 스크린 프로세서에 의해 동기 분리기(212)에 제공된다. 이 동기 분리기(21)의 수평 동기 성분 H와 수직 동기 성분 V는 수직 카운트 다운 회로(214)에 입력된다. 수직 카운트 다운 회로(214)는 와이드 스크린 프로세서(30)로 향하는 VERTICAL RESET 신호를 발생한다. 와이드 스크린 프로세서는 RGB 인터페이스(60)로 향하는 내부 수직 리세트 출력 신호 INT VERT RST OUT을 발생시킨다. RGB 인터페이스(60)에서의 스위치는 내부 수직리세트 출력 신호와 외부 RGB 소스의 수직 동기 성분 신호중 하나를 선택한다. 이 스위치의 출력으로서 선택된 수직 동기 성분 SEL＿VERT＿SYNC 은 편향 회로(50)에 입력된다. 보조 비디오 신호의 수평 및 수직 동기 신호는 와이드 스크린 프로세서에 있는 동기 분리기(250)에 의해 형성된다.The composite sync signal COMP SYNC corresponding to Y＿M is provided to the sync separator 212 by a wide screen processor. The horizontal sync component H and the vertical sync component V of this sync separator 21 are input to the vertical countdown circuit 214. Vertical countdown circuit 214 generates a VERTICAL RESET signal directed to wide screen processor 30. The wide screen processor generates an internal vertical reset output signal INT VERT RST OUT directed to the RGB interface 60. A switch at the RGB interface 60 selects one of the internal vertical reset output signal and the vertical sync component signal of the external RGB source. The vertical synchronizing component SEL_VERT_SYNC selected as the output of this switch is input to the deflection circuit 50. The horizontal and vertical sync signals of the auxiliary video signal are formed by sync separator 250 in the wide screen processor.

1f_H대 2f_H변환기(40)는 예를 들어, 각 수평 라인을 두 번 디스플레이하거나 동일 필드의 인접 수평 라인을 보간하여 추가의 수평 라인 세트를 발생함으로써 비월주사 방식의 비디오 신호를 순차 주사되는 비디오 신호로 변환시키는 기능을 한다. 일부 경우, 인접 필드 또는 인접 프레임간에 검출된 움직임의 레벨에 따라 이전의 라인이 사용될 지 또는 보간된 라인이 사용될지의 여부가 결정된다. 변환기 회로(40)는 비디오 RAM(420)과 관련하여 동작한다. 비디오 RAM은 순차 디스플레이가 가능하도록 프레임의 하나 또는 그 이상의 필드를 저장하는데 사용될 것이다. Y＿2f_H, U＿2f_H및 V＿2f_H신호와 같은 변환된 비디오 데이터가 RGB 인터페이스(60)에 공급된다.The 1f _H to 2f _H converter 40 sequentially scans an interlaced video signal, for example by displaying each horizontal line twice or interpolating adjacent horizontal lines in the same field to generate an additional set of horizontal lines. It converts into a signal. In some cases, the level of motion detected between adjacent fields or adjacent frames determines whether the previous line or the interpolated line is to be used. Converter circuit 40 operates in conjunction with video RAM 420. Video RAM will be used to store one or more fields of the frame to enable sequential display. The converted video data, such as the Y＿2f _H , U＿2f _H, and V＿2f _H signals, are supplied to the RGB interface 60.

제14도에 보다 상세히 도시된 RGB 인터페이스(60)는 비디오 신호 입력부가 디스플레이하기 위해 변환된 비디오 데이터 또는 외부 RGB 비디오 데이터 중 하나를 선택하도록 인에이블한다. 외부 RGB 신호는 2f_H주사에 적합한 와이드 디스플레이 포맷비 신호로 간주된다. 메인 신호의 수직 동기 성분은 와이드 스크린 프로세서에 의해 INT VERT RST OUT으로서 RGB 인터페이스에 공급되어 선택된 수직 동기 성분 ( f_Vm또는f_Vaxt)이 편향회로(50)에 이용될 수 있게 한다. 와이드 스트린 텔레비전 동작시 내부/ 외부 제어 신호 INT/EXT를 발생하여 사용자가 외부 RGB 신호를 선택할 수 있게 해준다. 그러나, 외부 RGB 신호가 존재하지 않는 경우 외부 RGB 신호 입력을 선택하면, 라스터의 수직 붕괴가 일어날 수 있고, 음극선관 또는 투사관에 손상을 초래할 수도 있다. 따라서, RGB 인터페이스 회로는 존재하지 않는 외부 RGB 입력 신호의 선택을 무효로 하기 위해 외부 동기 신호를 검출한다. 또한, 와이드 스크린 프로세서 마이크로 프로세서(WSP μP : 340)는 외부 RGB 신호에 대한 컬러 및 색조를 제어한다.The RGB interface 60, shown in more detail in FIG. 14, enables the video signal input to select either the converted video data or the external RGB video data for display. The external RGB signal is considered a wide display format ratio signal suitable for 2f _H scanning. The vertical sync component of the main signal is supplied by the wide screen processor to the RGB interface as INT VERT RST OUT to allow the selected vertical sync component (f _Vm or f _Vaxt ) to be used in the deflection circuit 50. Internal / external control signals INT / EXT are generated during wide screen television operation, allowing the user to select external RGB signals. However, if an external RGB signal input is selected when no external RGB signal is present, vertical collapse of the raster may occur and may cause damage to the cathode ray tube or the projection tube. Thus, the RGB interface circuit detects an external synchronization signal to invalidate the selection of an external RGB input signal that does not exist. In addition, a wide screen processor microprocessor (WSP μP: 340) controls color and hue for an external RGB signal.

와이드 스크린 프로세서(30)는 보조 비디오 신호의 특수한 신호 처리를 위해 PIP 프로세서(320)를 포함한다. 화상내 화상(Picture -in-picture)이라는 용어는 때때로 축약하여 PIP 또는 Pix-in-pix 로도 표현된다. 게이트 어레이(300)는 제1b도 내지 제1i도의 예에 나타낸 바와 같이 메인 비디오 신호 데이터와 보조 비디오 신호 데이타를 각종의 디스플레이 포맷으로 조합한다. PIP 프로세서(320)와 게이트 어레이(300)는 와이드 스크린 마이크로 프로세서(340)에 의해 제어된다. 마이크로프로세서(340)는 직렬 버스를 통해 TV 마이크로프로세서(216)에 응답한다. 직렬 버스는 4개의 신호 라인 즉, 데이터, 클록 신호, 인에이블(enable) 신호 및 리세트 신호를 위한 라인을 포함한다. 또한, 와이드 스크린 프로세서(30)는 3 레벨 샌드캐슬(sandcastle) 신호로서의 복합 수직 블랭킹(blanking) /리세트 신호를 발생시킨다. 다르게는, 수직 블랭킹 신호 및 수직 리세트 신호는 별개의 신호로서 발생시킬 수도 있다. 복합 블랭킹 신호는 비디오 신호 입력부에 의해 RGB 인터페이스에 제공된다.The wide screen processor 30 includes a PIP processor 320 for special signal processing of the auxiliary video signal. The term picture-in-picture is sometimes abbreviated and sometimes referred to as PIP or Pix-in-pix. The gate array 300 combines the main video signal data and the auxiliary video signal data into various display formats as shown in the example of FIGS. 1B to 1I. The PIP processor 320 and the gate array 300 are controlled by the wide screen microprocessor 340. Microprocessor 340 responds to TV microprocessor 216 via a serial bus. The serial bus includes four signal lines, one for data, a clock signal, an enable signal and a reset signal. Wide screen processor 30 also generates a composite vertical blanking / reset signal as a three level sandcastle signal. Alternatively, the vertical blanking signal and the vertical reset signal may be generated as separate signals. The composite blanking signal is provided to the RGB interface by the video signal input.

제13도에 보다 상세히 도시된 편향 회로(50)는 와이드 스크린 프로세서로부터의 수직 리세트 신호, RGB 인터페이스(60)로부터 선택된 2f_H수평 동기 신호 및 와이드 스크린 프로세서로부터의 추가의 제어 신호를 수신한다. 이들 추가의 제어 신호는 수평 위상 조절, 수직 크기 조절 및 동서 핀 조절(east-west pincushion adjustment)과 관련이 있다. 편향 회로(50)는 2f_H귀선 펄스(flyback plus)를 와이드 스크린 프로세서(30), 1f_H대 2f_H변환기(40) 및 YUV 대 RGB 변환기(240)에 제공한다.The deflection circuit 50 shown in more detail in FIG. 13 receives a vertical reset signal from the wide screen processor, a 2f _H horizontal sync signal selected from the RGB interface 60 and an additional control signal from the wide screen processor. These additional control signals relate to horizontal phase adjustment, vertical scale adjustment and east-west pincushion adjustment. The deflection circuit 50 provides a 2f _H flyback plus to the wide screen processor 30, the 1f _H to 2f _H converter 40 and the YUV to RGB converter 240.

전체 와이드 스크린 텔레비전에 대한 동작 전압은 AC 메인 전원에 의해 전원 공급되는 전원 공급 장치(70)에 의해 발생된다.The operating voltage for the full widescreen television is generated by a power supply 70 which is powered by an AC mains power source.

와이드 스크린 프로세서(30)는 제3도에 보다 상세히 도시되어 있다. 와이드 스크린 프로세서의 주요 구성 요소로는 게이트 어레이(300), PIP 회로(301), 아날로그/디지털 변환기 및 디지털/아날로그 변환기, 제2 튜너(208), 와이드 스크린 프로세서 마이크로프로세서(340) 및 와이드 스크린 출력 부호화 회로(227)가 있다. 예를 들어 PIP 회로와 같이 1f_H및 2f_H새시 모두에 공통되는 와이드 스크린 프로세서는 제4도에 보다 상세히 도시되어 있다. PIP 회로(301)의 주요 부분을 형성하는 PIP 프로세서(320)는 제5도에 보다 상세히 도시되어 있다. 게이트 어레이(300)는 제6도에 상세히 도시되어 있다. 제3도에 도시되어 있으며 메인 및 보조 신호 경로의 일부를 형성하는 다수의 구성 요소들에 대해서는 이미 설명한 바 있다.Wide screen processor 30 is shown in more detail in FIG. The main components of the wide screen processor are the gate array 300, the PIP circuit 301, the analog / digital converter and the digital / analog converter, the second tuner 208, the wide screen processor microprocessor 340, and the wide screen output. There is an encoding circuit 227. A wide screen processor common to both 1f _H and 2f _H chassis, such as for example PIP circuitry, is shown in more detail in FIG. The PIP processor 320, which forms the main part of the PIP circuit 301, is shown in more detail in FIG. Gate array 300 is shown in detail in FIG. A number of components shown in FIG. 3 and forming part of the main and auxiliary signal paths have already been described.

제3도에 도시되어 있는 바와 같이, 제2 튜너(208)는 IF 단(224) 및 오디오 단(226)과 관련되어 있다. 또한, 제2 튜너(208)는 WSP 마이크로프로세서(340)와 관련하여 동작한다. WSP 마이크로프로세서(340)는 입출력 I/O부(340A)와 아날로그 출력부(340B)를 포함한다. I/O부(340A)는 색조 및 컬러 제어 신호, 외부 RGB 비디오 소스를 선택하기 위한 INT/EXT 신호 및 스위치(SW1 내지 SW6)에 대한 제어 신호를 제공한다. 또한, I/O부는 편향 회로와 음극선관을 보호하기 위하여 RGB 인터페이스로부터의 EXT SYNC DET 신호를 모니터한다. 아날로그 출력부(340B)는 각 인터페이스 회로(254,256,258)를 통해 수직 크기, 좌우 조절 및 수평 위상에 대한 제어 신호를 제공한다.As shown in FIG. 3, the second tuner 208 is associated with the IF stage 224 and the audio stage 226. The second tuner 208 also operates in conjunction with the WSP microprocessor 340. The WSP microprocessor 340 includes an input / output I / O unit 340A and an analog output unit 340B. The I / O unit 340A provides a hue and color control signal, an INT / EXT signal for selecting an external RGB video source, and a control signal for the switches SW1 to SW6. The I / O section also monitors the EXT SYNC DET signal from the RGB interface to protect the deflection circuit and cathode ray tube. The analog output unit 340B provides control signals for vertical size, left and right adjustment, and horizontal phase through each interface circuit 254, 256, and 258.

게이트 어레이(300)는 예를 들어 제1a도 내지 제1i도에 구분되어 도시되어 있는 각종의 디스플레이 포맷 중 어느 하나로 복합 와이드 스크린 디스플레이를 구현하기 위해 메인 및 보조 신호 경로로부터의 비디오 정보를 합성하는 기능을 한다. 게이트 어레이에 대한 클록 정보는 저역 통과 필터(LPF : 376)와 관련하여 동작하는 위상 동기 루프(Pll : 374)에 의해 제공된다. 메인 비디오 신호는 Y＿M, U＿M 및 V＿M으로 표시된 신호와 같이 YUV 포맷과 아날로그 형태로 와이드 스크린 프로세서에 공급된다. 이들 메인 신호는 제4도에 보다 상세히 도시된 아날로그/디지털 변환기(342,346)에 의해 아날로그에서 디지털 형태로 변환된다.The gate array 300 combines video information from the main and auxiliary signal paths to implement a composite wide screen display in any of a variety of display formats, for example, as shown separately in FIGS. 1A-1I. Do it. Clock information for the gate array is provided by a phase locked loop (Pll: 374) that operates in conjunction with the low pass filter (LPF) 376. The main video signal is fed to the widescreen processor in YUV format and analog form, as shown by the signals Y＿M, U＿M and V＿M. These main signals are converted from analog to digital form by analog / digital converters 342 and 346 shown in more detail in FIG.

컬러 성분 신호는 일반적인 표식 U 및 V 또는 I 및 Q 신호로 참조되며, U 및 V는 각각 R-Y 신호 및 B-Y 신호로 지정될 것이다. 샘플링된 휘도 대역폭은 시스템 클록률이 1024f_H이고, 이 1024f_H가 대략 16이기 때문에 8로 제한된다. U 신호 및 V 신호가 와이드 I에 대해 500㎑ 또는 1,5로 제한되므로, 단일 아날로그/디지털 변환기와 아날로그 스위치가 컬러 성분 데이터를 샘플링하기 위해 사용된다. 아날로그 스위치 또는 멀티플렉서(344)에 대한 선택 라인 UV＿MUX는 시스템 클록을 2로 분주함으로써 유도된 8신호이다. 1 클록 폭의 라인 개시 SOL (stasrt of line) 펄스는 이 신호를 각 수평 비디오 라인에 걸쳐 각 클록 사이클을 토글(toggle)한다. 라인 길이가 짝수의 클록 사이클이기 때문에, 일단 초기화되면 UV＿MUX의 상태는 중단없이 지속적으로 0,1,0,1,.... 상태로 토글할 것이다. 아날로그 디지털 변환기(342,346)가 각각 1 클록 사이클 만큼 지연되므로, 아날로그/디지털 변환기(342,346)로부터의 Y 및 UV 데이터 스트림은 시프트된다. 이러한 데이터 시프트를 조절하기 위해, 메인 신호 처리 경로(304)의 보간 회로 제어(349)로부터의 클록 게이팅 정보도 유사하게 지연되어야 한다. 만일 클록 게이팅 정보가 지연되지 않는다면, UV 데이터는 삭제될 때 정확하게 쌍을 이루어 삭제되지 않을 것이다. 이것은 UV 데이터의 각 쌍이 하나의 벡터를 나타내기 때문에 매우 중요한 문제가 된다. 하나의 벡터로부터의 U 엘리멘트는 컬러 시프트를 유발하지 않고서는 다른 벡터로부터의 V 엘레멘트와 쌍을 이룰 수 없다. 그 대신 이전 쌍으로부터의 V 샘플이 현재의 U 샘플과 함께 검출될 것이다. 이러한 UV 멀티플렉싱 방법은 컬러 성분(U,V) 샘플의 모든 쌍에 대해 2개의 휘도 샘플이 있기 때문에 2:1:1로서 관련된다. 실제로 U 및 V에 대한 나이퀴스트 주파수는 휘도 나이퀴스트 주파수의 절반으로 감소된다. 따라서, 휘도 성분에 대한 아날로그/디지털 변환기 출력의 나이퀴스트 주파수는 8인 반면에, 컬러 성분에 대한 아날로그/ 디지털 변환기 출력의 나이퀴스트 주파수는 4이다.The color component signal is referred to as the generic markers U and V or I and Q signals, where U and V will be designated as RY and BY signals, respectively. The sampled luminance bandwidth is the system clock rate is 1024f _H, a 1024f _H is approximately 16 8 because Limited to U and V signals are 500 kHz or 1,5 for wide I As a result, a single analog / digital converter and analog switch are used to sample the color component data. Select line UV＿MUX for analog switch or multiplexer 344 is derived by dividing the system clock by two. It is a signal. A one-clock-wide line-start stasrt of line (SOL) pulse toggles this signal through each clock cycle across each horizontal video line. Since the line length is an even clock cycle, once initialized, the state of UV＿MUX will continuously toggle to 0,1,0,1, ... with no interruption. Since analog-to-digital converters 342 and 346 are each delayed by one clock cycle, the Y and UV data streams from analog-to-digital converters 342 and 346 are shifted. To adjust this data shift, clock gating information from interpolation circuit control 349 of main signal processing path 304 must be similarly delayed. If the clock gating information is not delayed, the UV data will not be paired correctly when deleted. This is a very important problem because each pair of UV data represents one vector. A U element from one vector cannot be paired with a V element from another vector without causing a color shift. Instead V samples from the previous pair will be detected with the current U samples. This UV multiplexing method is related as 2: 1: 1 because there are two luminance samples for every pair of color component (U, V) samples. In fact, the Nyquist frequency for U and V is reduced to half of the luminance Nyquist frequency. Thus, the Nyquist frequency of the analog-to-digital converter output for luminance component is 8 In contrast, the Nyquist frequency of the analog-to-digital converter output for color components is 4 to be.

PIP 회로 및/또는 게이트 어레이는 데이터 압축에도 불구하고 보조 데이터의 해상도를 증가시키기 위한 수단을 포함할 수도 있다. 예를 들어, 쌍을 이루고 있는 H하소 압축과 디더링(dithering) 및 디디더링(dedithering)을 포함하는 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 더욱이, 상이한 비트수를 포함하는 상이한 디더링 시퀀스와 상이한 비트수를 포함하는 상이한 쌍을 이루고 있는 화소 압축이 고려되고 있다. 각각의 특정 종류의 화상 디스플레이 포맷에 대한 디스플레이된 비디오의 해상도를 최대로 하기 위해 다수의 특정 데이터 감소 및 복원 방식 중 한 방식이 WSP 마이크로프로세서에 의해 선택될 수 있다.The PIP circuit and / or gate array may include means for increasing the resolution of the auxiliary data despite the data compression. For example, a number of data reduction and data recovery schemes have been developed, including paired H calcining compression, dithering and dithering. Moreover, different dithering sequences comprising different numbers of bits and different pairs of pixel compressions containing different numbers of bits are contemplated. One of a number of specific data reduction and reconstruction schemes may be selected by the WSP microprocessor to maximize the resolution of the displayed video for each particular type of picture display format.

게이트 어레이는 FIFO (356,358)로서 실시될 수 있는 라인 메모리와 관련하여 동작하는 보간 회로를 포함한다. 보간 회로와 FIFO는 메인 신호를 요구된 바대로 재샘플링하는데 사용된다. 추가의 보간 회로는 보조 신호를 재샘플링할 수 있다. 게이트 어레이 내의 클록 및 동기 회로는 메인 신호와 보조 신호를 조합하여 Y＿MX, U＿MX 및 V＿MX 성분을 갖는 단일의 출력 비디오 신호를 형성하는 데이터 조작을 포함한 메인 및 보조 신호 모두에 대한 데이터 조작을 제어한다. 이들 출력 성분들은 디지털/아날로그 변환기(360,362,364)에 의해 아날로그 형태로 변환된다. Y,U로 표시된 아날로그 형태의 신호는 순차 주사로의 변환을 위해 1f_H대 2 f_H변환기(40)에 공급된다. 또한, Y,U 및 V 신호는 부호화 회로(227)에 의해 Y/C 포맷으로 부호화되어 패널 잭(panel jack)에서 이용 가능한 와이드 포맷비 출력 신호 Y＿OUT＿EXT/C＿OUT＿EXT 를 형성한다. 스위치 SW5는 게이트 어레이로부터의 신호 C＿SYNC＿MN 또는 PIP 회로로부터의 신호 C＿SYNC＿AUX 중에서 부호화 회로(227)에 대한 동기 신호를 선택한다. 스위치 SW6은 와이드 스크린 패널 출력에 대한 동기 신호로서 Y＿M과 C＿SYNC＿AUX 중 하나를 선택한다.The gate array includes interpolation circuitry that operates in conjunction with line memory, which may be implemented as FIFOs 356,358. Interpolation circuits and FIFOs are used to resample the main signal as required. Additional interpolation circuitry may resample the auxiliary signal. The clock and sync circuitry in the gate array combines the main and auxiliary signals to control data manipulation for both main and auxiliary signals, including data manipulation to form a single output video signal having Y＿MX, U＿MX, and V＿MX components. These output components are converted into analog form by digital-to-analog converters 360, 362 and 364. The analog form of the signal, denoted Y, U, is supplied to a 1f _H to 2f _H converter 40 for conversion to sequential scanning. The Y, U, and V signals are also encoded in the Y / C format by the encoding circuit 227 to form a wide format ratio output signal Y 신호 OUT＿EXT / C / OUT＿EXT that can be used by a panel jack. The switch SW5 selects the synchronization signal for the encoding circuit 227 from the signal C_SYNC_MN from the gate array or the signal C_SYNC_AUX from the PIP circuit. Switch SW6 selects one of Y＿M and C＿SYNC＿AUX as the sync signal for the widescreen panel output.

수평 동기 회로의 일부분이 제12도에 보다 상세히 도시되어 있다. 위상 비교기(228)는 저역 통과 필터(230), 전압 제어 발진기(232), 분주기(234) 및 캐패시터(236)를 포함하는 위상 동기 루프의 일부로서 포함되어 있다. 전압 제어 발진기(232)는 세라믹 공진기(238) 또는 이와 유사한 기능의 것에 응답하여 32f_H로 동작한다. 전압 제어 발진기의 출력은 32로 분주되어 적합한 주파수의 제2 입력 신호를 위상 비교기(228)에 제공한다. 분주기(234)의 출력은 1f_HREF 타이밍 신호이다. 32 f_HREF 및 1f_HREF 타이밍 신호는 16으로 분주하는 카운터(400)에 공급된다. 2f_H출력은 펄스폭 회로(402)에 공급된다. 1f_HREF 신호에 의해 분주기(400)를 프리세팅함으로써 이 분주기(400)는 비디오 신호 입력부의 위상 동기 루프와 동기적으로 동작하게 된다. 펄스 폭 회로(402)는 저역 통과 필터(406)와 2f_H전압 제어 발진기(408)를 포함하는 제2 위상 동기 루프의 일부를 형성하는, 예를 들어 CA 1391 형의 위상 비교기(404)의 적절한 동작을 위해 2f_HREF 신호가 적합한 펄스 폭을 갖게 한다. 전압 제어 발진기(408)는 순차적으로 주사되는 디스플레이를 구동시키는데 사용되는 내부 2f_H타이밍 신호를 발생시킨다. 위상 비교기(404)에 대한 다른 입력 신호는 2f_H귀선 펄스 또는 이 펄스와 관련된 타이밍 신호이다. 위상 비교기(404)를 포함한 제2 위상 동기 루프는 각각의 2f_H주사 기간이 입력 신호의 각 1f_H기간 내에서 대칭이 되도록 한다. 그렇지 않으면, 디스플레이는 예컨대, 비디오 라인의 절반이 우측으로 시프트되고 나머지 절반이 좌측으로 시프트 되는 라스터 스플릿(split)을 나타낼 것이다.A portion of the horizontal sync circuit is shown in more detail in FIG. Phase comparator 228 is included as part of a phase locked loop that includes low pass filter 230, voltage controlled oscillator 232, divider 234, and capacitor 236. The voltage controlled oscillator 232 operates at 32f _H in response to the ceramic resonator 238 or similar. The output of the voltage controlled oscillator is divided by 32 to provide a phase comparator 228 with a second input signal of a suitable frequency. The output of divider 234 is a 1f _H REF timing signal. 32 f _H REF and 1f _H REF timing signals are supplied to the counter 400 to frequency divider 16. The 2f _H output is supplied to the pulse width circuit 402. Presetting the divider 400 by the 1f _H REF signal causes the divider 400 to operate synchronously with the phase-locked loop of the video signal input. The pulse width circuit 402 forms a part of a second phase locked loop that includes a low pass filter 406 and a 2f _H voltage controlled oscillator 408, for example a phase comparator 404 of type CA 1391. Ensure that the 2f _H REF signal has the appropriate pulse width for operation. The voltage controlled oscillator 408 generates an internal 2f _H timing signal that is used to drive the sequentially scanned display. Another input signal to the phase comparator 404 is a 2f _H retrace pulse or a timing signal associated with this pulse. A second phase locked loop including a phase comparator 404 causes each 2f _H scan period to be symmetric within each 1f _H period of the input signal. Otherwise, the display will show, for example, a raster split with one half of the video line shifted to the right and the other half to the left.

편향 회로(50)는 제13도에 보다 상세히 도시되어 있다. 상이한 디스플레이 포맷을 구현하는데 필요한 소망의 수직 과주사(overscan)의 양에 따라 라스터의 수직 크기를 조절하기 위해 회로(500)가 제공된다. 도시적으로 설명하자면, 정전류원(502)은 수직 램프파 커패시터(504)를 충전시키는 일정량의 전류 I_RAMP를제공한다. 트랜지스터(506)는 수직 램프 커패시터와 병렬로 접속되고, 수직 리세트 신호에 응답하여 커패시터를 주기적으로 방전시킨다. 어떤 조절도 없는 경우, 전류 I_RAMP는 라스터를 위한 최대 이용 가능한 수직 크기를 제공한다. 이것은 제1a도에 도시된 바와 같이 확장된 43 디스플레이 포맷비 신호 소스에 의해 와이드 스크린 디스플레이를 채우는데 필요한 수직 과주사의 범위에 해당한다. 보다 적은 수직 라스터의 크기가 요구되는 정도까지, 조절 가능한 전류원(508)은 수직 램프파 커패시터(504)가 저속으로 보다 작은 피크 값으로 충전되도록 전류 I_RAMP를 가변량의 전류 I_ADJ로 전환한다. 가변 전류원(508)은 수직 크기 제어 회로에 의해 발생되는, 예를 들어 아날로그 형태의 수직 크기 조절 신호에 응답한다. 수직 크기 조절 회로(500)는 전위차계 또는 백 패널 조절 노브(back panel adjustment knob)에 의해 구현될 수 있는 수동의 수직 크기 조절 회로(510)와는 무관하다. 어떤 경우에도, 수직 편향 코일(512)은 적절한 크기의 구동 전류를 수신한다. 수평 편향은 위상 조절 회로(518), 동서 핀 보정 회로(514), 2f_H위상 동기 루프(520) 및 수평 출력 회로(516)에 의해 제공된다.The deflection circuit 50 is shown in more detail in FIG. Circuitry 500 is provided to adjust the raster's vertical size according to the amount of desired vertical overscan needed to implement different display formats. To illustrate, the constant current source 502 provides a certain amount of current I _RAMP that charges the vertical ramp wave capacitor 504. Transistor 506 is connected in parallel with the vertical ramp capacitor and periodically discharges the capacitor in response to the vertical reset signal. In the absence of any adjustments, current I _RAMP provides the maximum available vertical size for the raster. This is extended to 4 as shown in Figure 1a. 3 Display Format Ratio The range of vertical overscan required to fill a widescreen display by a signal source. To the extent that less vertical raster size is required, the adjustable current source 508 converts the current I _RAMP into a variable amount of current I _ADJ such that the vertical ramp wave capacitor 504 is charged at a lower peak value at low speed. . The variable current source 508 is responsive to a vertical scaling signal generated, for example in analog form, by a vertical scaling control circuit. The vertical scale circuit 500 is independent of the manual vertical scale circuit 510, which may be implemented by a potentiometer or a back panel adjustment knob. In any case, the vertical deflection coil 512 receives a drive current of appropriate magnitude. Horizontal deflection is provided by phase adjustment circuit 518, east-west pin correction circuit 514, 2f _H phase locked loop 520, and horizontal output circuit 516.

RGB 인터페이스 회로(60)는 제14도에 보다 상세히 도시되어 있다. 최종적으로 디스플레이되어야 할 신호는 1f_H대 2f_H변환기(40)의 출력과 외부 RGB 입력 중에서 선택될 것이다. 본 명세서에 기술된 와이드 스크린 텔레비전에 대해서는 외부 RGB 입력이 와이드 디스플레이 포맷비를 갖는 순차 주사되는 소스인것으로 가정된다. 비디오 신호 입력부(20)로부터의 외부 RGB 신호와 복합 블랭킹 신호는 YUV 변환기(610)의 RGB 단자에 입력된다. 외부 RGB 신호를 위한 외부 2f_H복합 동기 신호는 외부 동기 신호 분리기(600)에 입력된다. 스위치(608)는 수직 동기 신호를 선택하고, 스위치(604)는 수평 동기 신호를 선택하며, 스위치(606)는 비디오 신호를 선택한다. 각각의 스위치(604,606,608)는 WSP 마이크프로세서(340)에 의해 발생된 내부/외부 제어 신호에 응답한다. 내부 비디오 소스 또는 외부 비디오 소스는 사용자가 선택한다. 그러나, 외부 RGB 소스가 접속되어 있지 않거나 턴온되지 않았을 때 사용자가 부주위하게 외부 RGB 소스를 선택할 경우 또는 외부 소스가 결락(drop out)될 경우, 수직 라스터가 붕괴되고, 음극선관에 심각한 손상을 초래할 것이다. 따라서, 외부 동기 검출기(602)는 외부 동기 신호가 존재하는지를 검사한다. 외부 동기 신호가 없는 경우, 각 스위치(604,606,608)로부터의 신호가 존재하지 않으면, 외부 RGB 소스의 선택을 방지하기 위해 스위치 오버라이드 제어 신호(switch override control signal) 각 스위치에 전송된다. 또한, RGB 대 YUV 변환기(610)는 WSP 마이크로프로세서(340)로부터의 색조 및 컬러 제어 신호를 수신한다.RGB interface circuit 60 is shown in more detail in FIG. The signal to be finally displayed will be selected from the output of the 1f _H to 2f _H converter 40 and the external RGB input. For wide screen televisions described herein, it is assumed that the external RGB input is a sequentially scanned source having a wide display format ratio. The external RGB signal and the composite blanking signal from the video signal input unit 20 are input to the RGB terminal of the YUV converter 610. The external 2f _H composite synchronization signal for the external RGB signal is input to the external synchronization signal separator 600. Switch 608 selects the vertical sync signal, switch 604 selects the horizontal sync signal, and switch 606 selects the video signal. Each switch 604, 606, 608 responds to internal / external control signals generated by the WSP microphone processor 340. The internal video source or external video source is selected by the user. However, if the user inadvertently selects an external RGB source when the external RGB source is not connected or turned on, or if the external source drops out, the vertical raster collapses and serious damage to the cathode ray tube occurs. Will effect. Therefore, the external sync detector 602 checks whether an external sync signal exists. In the absence of an external synchronization signal, if there is no signal from each switch 604, 606, 608, a switch override control signal is sent to each switch to prevent selection of an external RGB source. The RGB to YUV converter 610 also receives hue and color control signals from the WSP microprocessor 340.

본 발명의 장치에 따른 와이드 스크린 텔레비전은 비록 도시되어 있지는 않지만 2f_H수평 주사 대신에 1f_H수평주사를 이용하여 구현될 수 있다. 1f_H회로는 1f_H대 2f_H변환기 및 RGB 인터페이스를 필요로 하지 않는다. 따라서 2f_H주사율로 외부적인 와이드 디스플레이 포맷비 RGB 신호를 디스플레이하는데 필요치 않게 된다. 1f_H에 대한 와이드 스크린 프로세서 및 PIP 프로세서는 매우 유사하다. 게이트 어레이는 모든 입력 및 출력이 사용되지 않지만 실질적으로 동일하다. 다양한 해상도 강화 구성은 텔레비전이 1f_H내지 2f_H주사로 동작하는지의 여부에 상관없이 통상적으로 적용될 수 있다.A wide screen television according to the device of the present invention may be implemented using 1f _H horizontal scanning instead of 2f _H horizontal scanning although not shown. The 1f _H circuit does not require a 1f _H to 2f _H converter and an RGB interface. Therefore, it is not necessary to display an external wide display format ratio RGB signal at a 2f _H refresh rate. The wide screen processor and PIP processor for 1f _H are very similar. The gate array is substantially the same although not all inputs and outputs are used. Various resolution enhancement configurations can typically be applied whether or not the television operates with 1f _H to 2f _H scanning.

제4도는 1f_H새시 및 2f_H새시에 공통인 제3도에 각각 도시된 와이드 스크린 프로세서(30,31)를 보다 상세히 도시한 블록도이다. Y＿A, U＿A 및 V＿A 신호는 해상도 처리회로(370)를 포함하는 PIP 프로세서(320)에 입력된다. 본 발명의 특징에 따른 와이드 스크린 텔레비전은 비디오 화상을 확장 및 압축시킬 수 있다. 제1도에 예시된 여러 종류의 복합 디스플레이 포맷에 의해 실시된 특정 효과는 해상도 처리 회로(370)로부터의 해상도 처리된 데이터 신호 Y＿RP, U＿RP 및 V＿RP를 수신할 수 있는 PIP 프로세서(320)에 의해 나타난다. 해상도 처리 과정이 항상 필요한 것은 아니고 선택된 디스플레이 포맷 동안만 필요하다. PIP 프로세서(320)는 제5도에 보다 상세히 도시되어 있다. PIP 프로세서의 주요 구성요소로는 아날로그/디지털 변환기(322), 입력부(324), 고속 스위치(FSW) 및 버스부(326), 타이밍 및 제어부(328), 디지털/아날로그 변환기(330)가 있다. 이 타이밍 및 제어부(328)는 제11도에 보다 상세히 도시되어 있다.4 is a block diagram illustrating in more detail the wide screen processors 30, 31 shown in FIG. 3, which are common to the 1f _H chassis and the 2f _H chassis. Y＿A, U＿A and V＿A signals are input to a PIP processor 320 including a resolution processing circuit 370. Wide screen televisions in accordance with aspects of the present invention are capable of expanding and compressing video images. The particular effects effected by the various types of composite display formats illustrated in FIG. 1 are exhibited by the PIP processor 320 which can receive resolution processed data signals Y＿RP, U＿RP and V＿RP from the resolution processing circuit 370. . The resolution process is not always necessary, only during the selected display format. PIP processor 320 is shown in greater detail in FIG. The main components of the PIP processor are an analog / digital converter 322, an input unit 324, a high speed switch (FSW) and a bus unit 326, a timing and control unit 328, and a digital / analog converter 330. This timing and control section 328 is shown in more detail in FIG.

PIP 프로세서(320)는 톰슨 콘슈머 일렉트로닉스 인코오포레이티드사에서 개발된 기본 CPIP 칩의 개선된 변형물로서 구체화될 수 있다. 기본 CPIP 칩은 미국 인디아나주의 인디아나폴리스에 소재한 톰슨 콘슈머 일렉트로닉스 인코포레이티드사에서 출간한 The CTC 140 Picture in Picture (CPIP) Technical Traing Manual이라는 명칭의 출판물에 더 상세히 설명되어 있다. 다수의 특수한 특징 또는 효과가 가능하며 이에 대해 후술할 것이다. 기본적인 특수 효과는 제1c도에 도시된 바와 같이 대형 화상의 일부분에 소형 화상을 중첩하여 디스플레이하는 것이다. 대형 화상 및 소형 화상은 동일한 비디오 신호 도는 상이한 비디오 신호로부터 발생될 수 있으며, 이들은 상호 교체되거나 혹은 스와핑(swapping)될 수 있다. 일반적으로, 오디오 신호는 항상 대형 화상에 대응하도록 전환된다. 소형 화상은 스크린 상의 어떠한 위치로 이동되거나 또는 다수의 소정 위치를 통하여 단계적으로 이동될 수 있다. 확대 특징은 소형 화상의 크기를 예를 들어 이미 설정된 수많은 크기들 중 임의의 어느 하나로 증가 및 감소시킨다. 제1d도에 도시된 디스플레이 포맷에서 처럼 어떤 지점에서는 대형 화상과 소형 화상이 사실상 동일한 크기가 된다.The PIP processor 320 may be embodied as an improved variant of the basic CPIP chip developed by Thomson Consumer Electronics Inc. The basic CPIP chip is described in more detail in a publication entitled The CTC 140 Picture in Picture (CPIP) Technical Traing Manual, published by Thomson Consumer Electronics, Inc. of Indianapolis, Indiana, USA. Many special features or effects are possible and will be discussed below. The basic special effect is to superimpose a small picture on a portion of the large picture as shown in FIG. 1C. The large picture and the small picture may be generated from the same video signal or different video signals, which may be interchanged or swapped. In general, audio signals are always switched to correspond to large images. The small image may be moved to any location on the screen or stepped through a number of predetermined locations. The magnification feature increases and decreases the size of the small picture, for example to any one of a number of sizes already set. At some point, as in the display format shown in FIG. 1d, the large picture and the small picture are substantially the same size.

제1b도, 제1e도 또는 제1f도에 도시된 예와 같은 단일 화상 모드에서, 사용자는 예를 들어 1.0 : 1 내지 5.0 : 1의 비율로 단계적으로 단일 화상의 내용을 확대 및 축소시킬 수 있다. 확대 모드 동안, 사용자가 화상 내용을 검사(search) 또는 패닝(panning)(상하로 움직이게 함)할 수 있어 스크린 이미지가 화상의 상이한 영역을 가로질러 이동할 수 있게 될 것이다. 어떤 경우에든 즉, 소형 화상이나 대형 화상 또는 확대 해상은 고정 프레임(정지 화상 포맷)으로 디스플레이될 수 있다. 이러한 기능은 비디오의 최종 9 프레임의 비디오가 스크린상에 반복될 수 있는 스트로브 포맷(strobe format)을 가능하게 한다. 프레임 반복 속도는 초당 30 프레임에서 초당 0 프레임까지 변경될 수 있다.In the single picture mode such as the example shown in FIGS. 1B, 1E or 1F, the user can enlarge and reduce the contents of a single picture step by step, for example, at a ratio of 1.0: 1 to 5.0: 1. . During magnification mode, the user may search or pan (move up and down) the picture content so that the screen image may move across different areas of the picture. In any case, that is, a small picture or a large picture or an enlarged picture can be displayed in a fixed frame (still picture format). This feature enables a strobe format in which the video of the last 9 frames of the video can be repeated on the screen. The frame repetition rate can vary from 30 frames per second to 0 frames per second.

본 발명의 또 다른 장치에 따른 와이드 스크린 텔레비전에 사용되는 PIP 프로세서는 전술된 기본 CPIP 칩의 현행 구조와는 상이하다. 기본 CPIP 칩이 스크린이 169 인 텔레비전에 비디오 속도 증가(speed up) 회로 없이 사용될 경우, 삽입 화상은 더 넓은 169 스크린 상의 주사에 의해 발생되는 실질적인 4/3배의 수평 확장으로 인해 종횡비 왜곡을 나타낼 것이다. 화상 내의 물체는 수평으로 연장될 것이다. 외부의 속도 증가 회로가 이용될 경우, 종횡비 왜곡은 발생하지 않지만 전체 스크린에 화상이 전부 채워지지는 않을 것이다.The PIP processor used in the wide screen television according to another apparatus of the present invention is different from the current structure of the basic CPIP chip described above. 16 basic CPIP chip screens When used without a video speed up circuit on a nine-person television, the inset picture will be 16 It will exhibit aspect ratio distortion due to the substantial 4 / 3-fold horizontal expansion caused by scanning on the 9 screen. Objects in the image will extend horizontally. If an external speed increasing circuit is used, no aspect ratio distortion will occur but the entire screen will not fill the entire image.

종래의 텔레비전에 사용된 바와 같은 기본 CPIP 칩에 기반을 둔 PIP 프로세서는 어떤 바람직하지 않은 결과를 낳는 특정 방식으로 동작된다. 유입되는 비디오신호는 메인 비디오 소스의 수평 동기 신호에 동기되는 640f_H클록으로 샘플링된다. 즉, CPIP 칩과 관련된 비디오 RAM에 저장된 데이타는 유입 보조 비디오 소스에 대해 직교적으로 샘플링되지 않는다. 이것이 필드 동기에 대한 기본 CPIP 방법상의 근본적인 한계이다. 입력 샘플링률의 비직교 성질(nonorthogonal nature)은 스큐 에러(skew error)를 유발시킨다. 이러한 한계는 CPIP 칩과 함께 비디오 RAM이 사용되어 데이터를 기록 및 판독하기 위해 동일 클록을 사용해야만 하는 결과에서 비롯된다. 비디오 RAM(350)과 같은 비디오 RAM으로부터의 데이터가 디스플레이될 경우, 스큐 에러는 화상의 수직 에지를 따라 불규칙한 지터(jitter)로 나타나며, 이러한 지터는 통상 아주 바람직하지 않은 것으로 간주된다.PIP processors based on basic CPIP chips, such as those used in conventional televisions, operate in a particular manner with some undesirable consequences. The incoming video signal is sampled with a 640f _H clock synchronized to the horizontal sync signal of the main video source. That is, data stored in video RAM associated with the CPIP chip is not orthogonally sampled for the incoming secondary video source. This is a fundamental limitation of the basic CPIP method for field synchronization. The nonorthogonal nature of the input sampling rate causes skew errors. This limitation stems from the fact that video RAM is used with the CPIP chip to use the same clock to write and read data. When data from video RAM, such as video RAM 350, is displayed, skew errors appear as irregular jitter along the vertical edges of the picture, which jitter is usually considered very undesirable.

기본 CPIP 칩과는 상이한 본 발명의 장치에 따른 PIP 프로세서(320)는 비디오 데이터를 복수의 디스플레이 모드들 중 하나의 모드로 비대칭 압축시키는데 적합하다. 이러한 동작 모드에서, 화상은 수평 방향으로 4 :1 수직 방향으로 3 : 1압축된다. 이러한 비대칭 압축 모드에 의해 비디오 RAM에 저장될 종횡비 왜곡된 화상이 생성된다. 화상에서의 물체는 수평으로 압착된다. 그러나, 이들 화상이 169 디스플레이 포맷비 스크린의 디스플레이를 위해 예를 들어 채널 주사 모드에서와 같이 정상적으로 판독될 경우, 화상은 올바르게 나타난다. 이 때 스크린에는 화상이 전부 채워지게 되며 종횡비에는 왜곡이 나타나지 않는다. 본 발명의 이러한 특징에 따른 비대칭 압축 모드에 의해 외부의 속도 증가 회로 없이도 169 스크린 상에 특수 디스플레이 포맷을 발생할 수 있게 된다.The PIP processor 320 according to the apparatus of the present invention, which is different from the basic CPIP chip, is suitable for asymmetrical compression of video data into one of a plurality of display modes. In this operation mode, the image is compressed 3: 1 in the 4: 1 vertical direction in the horizontal direction. This asymmetrical compression mode produces aspect ratio distorted images to be stored in the video RAM. Objects in the image are compressed horizontally. However, these images are 16 9 Display Format The image appears correctly when read normally, such as in the channel scan mode, for display of a screen. At this time, the screen is filled with all the images, and the aspect ratio does not show distortion. Asymmetrical compression mode in accordance with this aspect of the invention permits the use of 16 9 It is possible to generate special display formats on the screen.

제11도는 예를 들어 상술한 CPIP 칩의 수정된 버젼인 PIP 프로세서의 타이밍 및 제어부(328)의 블록도이다. 상기 타이밍 및 제어부는 복수의 선택 가능한 디스플레이 방식중 하나로서 비대칭 압축을 실시하기 위한 추림(decimation) 회로(328C)를 포함한다. 다른 디스플레이 모드는 상이한 크기를 갖는 보조 화상을 제공한다. 각각의 수평 및 수직 데시메이션 회로는 WSP 마이크로프로세서(340)의 제어하에서의 테이블 값으로부터의 압축률에 대해 프로그래밍되는 카운터를 포함한다. 그 값의 범위는 1 : 1, 2 : 1, 3 : 1 등이 될 수 있다. 압축률은 테이블이 셋업되는 방법에 따라서 대칭 또는 비대칭일 수 있다. 또한, 압축률의 조절은 WSP 마이크로프로세서(340)의 제어하에서 전체적으로 프로그램 가능한 범용 추림 회로에 의해 실시될 수 있다.11 is a block diagram of the timing and control unit 328 of a PIP processor, for example, which is a modified version of the CPIP chip described above. The timing and control section includes a decimation circuit 328C for performing asymmetric compression as one of a plurality of selectable display schemes. Another display mode provides auxiliary pictures with different sizes. Each horizontal and vertical decimation circuit includes a counter programmed for compression from the table values under the control of the WSP microprocessor 340. The range of values may be 1: 1, 2: 1, 3: 1, and so on. The compression rate can be symmetrical or asymmetrical depending on how the table is set up. In addition, the adjustment of the compression rate may be performed by a universal jog circuit that is entirely programmable under the control of the WSP microprocessor 340.

풀 스크린 PIP 모드에서, 비안정(free running) 발진기(348)와 관련하여 동작하는 PIP 프로세서는 예를 들면 적응 라인 콤 필터와 같은 복호 회로로부터 Y/C 입력을 수신하고, 그 신호를 Y,U,V 컬러 성분을 복호화하여, 수평 및 수직 동기 펄스를 생성한다. 이들 신호는 확대 모드, 정지 모드(freeze mode), 채널 주사 모드 등의 여러 가지 풀 스크린 모드에 대해 PIP 프로세서에서 처리된다. 예를 들어, 채널 주사 모드 동안, 비디오 신호 입력부로부터 제공되는 수평 및 수직동기는, 샘플링된 신호(상이한 채널)가 동기 펄스와 관련이 없고 외관상의 불규칙 움직임으로 전환되기 때문에 많은 불연속성을 가질 것이다. 따라서, 샘플 클록(및 판독/기록 비디오 RAM 클록)은 비안정 발진기에 의해 결정된다. 정지 모드 및 확대 모드의 경우, 샘플 클록은 이런 특수한 경우에 주파수가 디스플레이 클록 주파수와 동일한 유입 비디오 수평 동기에 동기될 것이다.In full screen PIP mode, a PIP processor operating in conjunction with a free running oscillator 348 receives a Y / C input from a decoding circuit such as, for example, an adaptive line comb filter, and sends the signal to Y, U. The V color component is decoded to generate horizontal and vertical sync pulses. These signals are processed in the PIP processor for various full screen modes, such as magnification mode, freeze mode, and channel scan mode. For example, during the channel scan mode, the horizontal and vertical synchronization provided from the video signal input will have many discontinuities because the sampled signals (different channels) are not related to the sync pulse and are converted to seemingly irregular movements. Thus, the sample clock (and read / write video RAM clock) is determined by an unstable oscillator. For the stop mode and the magnify mode, the sample clock will be synchronized to the incoming video horizontal sync whose frequency is the same as the display clock frequency in this particular case.

제4도를 참조하면, PIP 프로세서로부터 출력된 아날로그 형태의 Y, U, V 및 C＿SYNC(복합 동기 신호)는 3.58발진기(380)와 관련하여 동작하는 부호화 회로(366)에 의해 Y/C 성분으로 재부호화될 수 있다. 이 Y/C ＿PIP＿ENC 신호는 Y/C 스위치(도시되지 않음)에 접속될 수 있고, 이로써 재부호화된 Y/C 성분이 메인 신호의 Y/C 성분 대신 사용될 수 있게 된다. 이 점에서, PIP 부호화된 Y, U, V 및 동기 신호는 새시의 나머지 부분에서 수평 및 수직 타이밍의 기초가 된다. 이러한 모드의 동작은 메인 신호 경로에서의 보간 회로 및 FIFO의 동작에 의거하여 PIP 에 대해 확대 모드를 실행하는데 적합하다.Referring to FIG. 4, analog output Y, U, V and C＿SYNC (complex sync signal) output from the PIP processor are 3.58. It may be recoded into Y / C components by the encoding circuit 366 operating in conjunction with the oscillator 380. This Y / C? PIP＿ENC signal can be connected to a Y / C switch (not shown), so that the recoded Y / C component can be used instead of the Y / C component of the main signal. In this regard, PIP coded Y, U, V and sync signals are the basis of horizontal and vertical timing in the remainder of the chassis. This mode of operation is suitable for executing the magnification mode for the PIP based on the operation of the FIFO and the interpolation circuit in the main signal path.

제5도에서, PIP 프로세서(320)는 아날로그/디지탈 변환부(322)와, 입력부(324)와, 고속 스위치(FSW)와, 버스 제어부(326)와, 타이밍 및 제어부(328)와, 디지탈/아날로그 변환부(330)를 포함한다. 일반적으로, PIP 프로세서(320)는 비디오 신호를 휘도 신호(Y) 및 색차 신호(U,V)로 디지털하고 서브 샘플링하여 그 결과를 상술한 바와 같은 1Mbit 비디오 RAM(350)에 저장한다. PIP 프로세서(320)와 관련된 비디오 RAM(350)은 1Mbit의 메모리 용량을 갖는데, 이 용량은 8 비트 샘플을 갖는 비디오 데이터의 전체 필드를 저장하기에 충분할 정도로 크지 않다. 메모리 용량을 증가시키면, 비용이 상승되고, 보다 복잡한 관리 회로를 필요로 할 것이다. 보조 채널에서의 샘플당 비트수를 작게 하면 시종일관 8 비트 샘플로 처리된느 메인 신호와 관련한 양자화 해상도 또는 대역폭이 감소된다. 이러한 대역폭의 실질적인 감소는 보조 디스플레이 화상이 비교적 작을 때는 항상 문제가 되는 것은 아니지만 보조 디스플레이 화상이 비교적 작을 때는 항상 문제가 되는 것은 아니지만 보조 디스플레이 화상이 예를 들어 메인 디스플레이 화상과 동일한 크기인 경우와 같이 큰 경우에는 곤란한 문제가 될 수 있다. 해상도 처리회로(370)는 보조 비디오 데이터의 양자화 해상도 또는 유효 대역폭을 증가시키기 위한 한가지 이상의 방식을 선택적으로 실행할 수 있다. 예를 들어 쌍을 이루는 화소 압축(paired pixel compression)방식, 디더링 및 디디더링 방식을 포함한 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 디디더링 회로는 이하에 보다 상세히 설명되는 바와 같은 게이트 어레이의 보조 신호 경로에서의 비디오 RAM(350)의 후단에 배치될 것이다. 또한, 상이한 비트수를 포함하는 상이한 디더링 및 디디더링 시퀀스와 상이한 비트수를 포함하는 상이한 쌍을 이루는 화소 압축이 고려된다. 각각의 특수한 종류의 화상 디스플레이 포맷에 대한 디스플에이 비디오의 해상도를 최대로 하기 위해 다수의 특수한 데이터 감소 및 복원 방식 중의 한 방식이 WSP 마이크로프로세서에 의해 선택될 수 있다.In FIG. 5, the PIP processor 320 includes an analog / digital converter 322, an input unit 324, a high speed switch (FSW), a bus controller 326, a timing and controller 328, and a digital. And an analog converter 330. In general, the PIP processor 320 digitally and subsamples the video signal into a luminance signal Y and a chrominance signal U and V and stores the result in a 1 Mbit video RAM 350 as described above. Video RAM 350 associated with PIP processor 320 has a memory capacity of 1 Mbit, which is not large enough to store the entire field of video data with 8 bit samples. Increasing memory capacity will increase costs and require more complex management circuitry. Reducing the number of bits per sample in the auxiliary channel reduces the quantization resolution or bandwidth associated with the main signal, which is processed consistently with 8 bit samples. This substantial reduction in bandwidth is not always a problem when the secondary display picture is relatively small, but is not always a problem when the secondary display picture is relatively small, but is large when the secondary display picture is, for example, the same size as the main display picture. This can be a difficult problem. The resolution processing circuit 370 may optionally execute one or more schemes to increase the quantization resolution or effective bandwidth of the auxiliary video data. A number of data reduction and data recovery schemes have been developed, including, for example, paired pixel compression, dithering and dithering. The dithering circuit will be placed after the video RAM 350 in the auxiliary signal path of the gate array as described in more detail below. Also contemplated are different dithering and dithering sequences comprising different number of bits and different pairs of pixel compression including different number of bits. One of a number of special data reduction and reconstruction schemes may be selected by the WSP microprocessor to maximize the resolution of the display video for each particular type of picture display format.

휘도 및 색차 신호는 8 : 1: 1의 6 비트 Y,U,V 형태로 저장된다. 즉, 각 성분은 6 비트 샘플로 양자화된다. 색차 샘플의 쌍 마다에 대해 8개의 휘도 샘플이 존재한다. PIP 프로세서(320)는 유입 비디오 데이터가 유입 보조 비디오 동기 신호에 동기된 640f_H클록률로 샘플링되는 모드로 동작된다. 이 모드에서는 비디오 RAM에 저장된 데이터가 직교적으로 샘플링된다. 데이터가 PIP 프로세서 비디오 RAM(350)으로부터 판독될 경우, 이 데이터는 유입 보조 비디오 신호에 동기된 동일한 640f_H클록을 사용하여 판독된다. 그러나, 이러한 데이터가 직교적으로 샘플링 및 저장되어 직교적으로 독출될 수 있다고 하더라도, 메인 비디오 소스와 보조 비디오 소스의 비동기적 성질로 인하여 비디오 RAM(350)으로부터 직접 직교적으로 디스플레이될 수는 없다. 메인 비디오 소스와 보조 비디오 소스는 이들이 동일한 비디오 소스로부터의 신호를 디스플레이하는 경우에만 동기될 수 있을 것이다.The luminance and chrominance signals are stored in the form of 6 bits Y, U, V of 8: 1: 1. That is, each component is quantized into 6 bit samples. There are eight luminance samples for each pair of chrominance samples. The PIP processor 320 is operated in a mode in which incoming video data is sampled at a 640f _H clock rate synchronized with the incoming auxiliary video sync signal. In this mode, the data stored in the video RAM is orthogonally sampled. When data is read from the PIP processor video RAM 350, this data is read using the same 640f _H clock synchronized to the incoming auxiliary video signal. However, even though such data can be orthogonally sampled and stored and read orthogonally, it cannot be displayed orthogonally from the video RAM 350 due to the asynchronous nature of the main and secondary video sources. The main video source and the sub video source may only be synchronized if they display signals from the same video source.

비디오 RAM(350)으로부터의 데이타 출력인 보조 채널을 메인 채널에 동기시키기 위해서는 추가의 처리 과정이 필요하다. 다시 제4도를 참조하면, 2개의 4 비트 래치 회로(352A,352B)는 비디오 RAM 4 비트 출력 포트로부터의 8 비트 데이터 블록을 재합성하는데 필요하다. 이 4 비트 래치 회로는 또한 데이터 클록률을 1280f_H에서 640f_H로 감소시킨다.Further processing is required to synchronize the auxiliary channel, which is the data output from the video RAM 350, to the main channel. Referring back to FIG. 4, two 4-bit latch circuits 352A, 352B are needed to resynthesize 8-bit data blocks from the video RAM 4-bit output port. This 4-bit latch circuit also reduces the data clock rate from 1280f _H to 640f _H.

일반적으로, 비디오 디스플레이 및 편향 시스템은 메인 비디오 신호에 동기화된다. 메인 비디오 신호는 상술한 바와 같이 와이드 스크린 디스플레이를 채우기 위해 속도가 증가되어야 한다. 보조 비디오 신호는 제1 비디오 신호와 비디오 디스플레이에 수직으로 동기되어야 한다. 보조 비디오 신호는 필드 메모리에서의 필드 주기의 일부 만큼 지연되고 라인 메모리에서 확장될 수 있다. 필드 메모리로서의 비디오 RAM(350)과 신호를 확장시키기 위한 선입선출(FIFO)라인 메모리 소자(354)를 이용하므로써 보조 비디오 데이터와 메인 비디오 데이터와의 동기를 달성할 수 있다. FIFO(354)의 크기는 20488이다. FIFO(354)의 크기는 판독/기록 포인터 충돌을 방지하는데 반드시 필요하다고 생각되는 최소의 라인 저장 용량에 관련된다. 판독/기록 포인터 충돌은 새로운 데이터가 FIFO에 기록되기도 전에 이전의 데이터가 FIFO로부터 판독될 경우 발생한다. 또, 판독/기록 포인터 충돌은 이전의 데이터가 FIFO로부터 판독되기 전에 새로운 데이터가 메모리에 오버라이트되는 경우에도 발생한다3.In general, the video display and deflection system are synchronized to the main video signal. The main video signal must be increased in speed to fill the wide screen display as described above. The auxiliary video signal should be synchronized perpendicular to the first video signal and the video display. The auxiliary video signal may be delayed by a portion of the field period in the field memory and expanded in the line memory. Synchronization between the auxiliary video data and the main video data can be achieved by using the video RAM 350 as the field memory and the first-in first-out (FIFO) line memory element 354 for extending the signal. The size of the FIFO 354 is 2048 8. The size of the FIFO 354 is related to the minimum line storage capacity deemed necessary to prevent read / write pointer collisions. A read / write pointer collision occurs when old data is read from the FIFO before new data is even written to the FIFO. Read / write pointer collisions also occur when new data is overwritten in memory before the previous data is read from the FIFO.

비디오 RAM(350)으로부터의 8 비트 DATA-PIP 데이터 블록은 비디오 데이터를 샘플링하는데 사용된 동일한 PIP 프로세서 640f_H클록을 갖는 20488 FIFO(354)에 기록된다. 여기에서, 640f_H클록은 메인 신호가 아닌 보조 신호로 동기된다. FIFO(354)는 메인 비디오 채널의 수평 동기 성분에 동기되는 1024f_H의 디스플레이 클록을 사용하여 판독된다. 판독 및 기록 포트 클록과 무관한 다중 라인 메모리(FIFO)를 사용하면, 제2 비율로 직교적으로 디스플레이되도록 제1 비율로 데이터를 직교적으로 샘플링할 수 있다. 그러나, 판독 및 기록 클록의 비동기적 성질로 인한 판독/기록 포인터 충돌을 방지할 조치가 필요하다.The 8-bit DATA-PIP data block from video RAM 350 is 2048 with the same PIP processor 640f _H clock used to sample the video data. 8 is recorded in the FIFO 354. Here, the 640f _H clock is synchronized with the auxiliary signal rather than the main signal. FIFO 354 is read using a display clock of 1024f _H that is synchronized to the horizontal sync component of the main video channel. Using multiple line memory (FIFO) independent of the read and write port clocks, data can be orthogonally sampled at a first rate to be orthogonally displayed at a second rate. However, measures are needed to prevent read / write pointer collisions due to the asynchronous nature of the read and write clocks.

게이트 어레이(300)는 2개의 와이드 스크린 프로세서(30.31) 모두에 공통된다. 메인 신호 경로(304), 보조 신호 경로(306) 및 출력 신호 경로(312)는 제6도에 블록도로 도시되어 있다. 게이트 어레이는 또한 클록/ 동기 회로(341)와 WSP 마이크로프로세서 복호 회로(310)를 포함한다. WSP DATA로 표시된 WSP 마이크로프로세서 복호 회로(310)의 데이터 및 어드레스 출력 라인은 PIP 프로세서(320) 및 해상도 처리 회로(370)뿐만 아니라, 각 메인 회로와 전술된 신호 경로에 공급된다. 게이트 어레이의 일부로서 특정 회로가 형성되는지의 여부는 본 발명의 장치에 대한 설명을 용이하게 하기 위한 편리성과 상당한 관련이 있다.Gate array 300 is common to both widescreen processors 30.31. Main signal path 304, auxiliary signal path 306, and output signal path 312 are shown in block diagram in FIG. The gate array also includes a clock / synchronization circuit 341 and a WSP microprocessor decoding circuit 310. The data and address output lines of the WSP microprocessor decoding circuit 310, denoted WSP DATA, are supplied to the PIP processor 320 and the resolution processing circuit 370, as well as to each main circuit and the signal path described above. Whether or not a particular circuit is formed as part of the gate array is of considerable relevance to convenience for facilitating the description of the device of the present invention.

게이트 어레이는 필요할 경우 상이한 화상 디스플레이 포맷을 구현하도록 메인 비디오 채널의 비디오 데이터를 확장, 압축 및 크로핑하는 기능을 한다. 휘도 성분 Y＿MN은 휘도 성분의 보간 특성에 좌우되는 시간 길이 동안 선입선출(FIFO)라인 메모리(356)에 저장된다. 합성된 색도 성분 U/V＿MN은 FIFO(358)에 저장된다. 보조 신호 휘도 및 색도 성분 Y＿PIP, U＿PIP,V＿PIP는 디멀티플렉서(355)에 의해 형성된다. 휘도 성분은 필요한 경우 해상도 처리 회로(357)에서 해상도 처리되고, 필요한 경우 출력으로서 신호 Y＿AUX 를 발생하는 보간 회로(359)에 의해 확장된다.The gate array functions to expand, compress and crop the video data of the main video channel to implement different picture display formats as needed. The luminance component Y_MN is stored in the first-in first-out (FIFO) line memory 356 for a length of time dependent on the interpolation characteristics of the luminance component. The synthesized chromaticity component U / V_MN is stored in the FIFO 358. The auxiliary signal luminance and chroma components Y 성분 PIP, U＿PIP, and V＿PIP are formed by the demultiplexer 355. The luminance component is processed in resolution by the resolution processing circuit 357 if necessary, and expanded by an interpolation circuit 359 which generates the signal Y_AUX as an output if necessary.

어떤 경우에는 보조 디스플레이가 제1d도의 예에 도시된 바와 같이 메인 신호 디스플레이 정도의 크기가 될 것이다. PIP 프로세서 및 비디오 RAM (350)과 관련된 메모리 한계는 이러한 큰 디스플레이 영역을 채우기에는 불충분한 수의 데이터 포인트 또는 화소를 제공할 수 있다. 이러한 상황에서, 해상도 처리 회로(357)는 데이터 압축 즉, 감소 동안 손실된 픽셀을 제자리에 위치시키기 위하여 보조 비디오 신호에 대한 픽셀을 복원하도록 사용될 수 있다. 그 해상도 처리 과정은 제4도에 도시된 회로(370)에 의해 취해지는 해상도 처리 과정과 일치할 수도 있다. 예를 들면, 회로(370)로는 디더링 회로가 가능하고, 회로(357)로는 디디더링 회로가 가능하다.In some cases, the secondary display will be as large as the main signal display as shown in the example of FIG. 1d. Memory limitations associated with the PIP processor and video RAM 350 may provide an insufficient number of data points or pixels to fill this large display area. In such a situation, the resolution processing circuit 357 may be used to reconstruct the pixel for the auxiliary video signal in order to place the pixels lost during data compression, ie reduction. The resolution processing may be consistent with the resolution processing taken by the circuit 370 shown in FIG. For example, the circuit 370 may be a dithering circuit, and the circuit 357 may be a dithering circuit.

보조 비디오 입력 데이터는 640f_H의 샘플률로 샘플링되어 비디오 RAM(350)에 저장된다. 비디오 RAM(350)으로부터 판독된 보조 데이터는 VRAM＿OUT으로 표시된다. PIP 회로(301)는 동일한 정수 인자(intergerfactor)만큼 보조 화상을 비대칭적으로 그리고 수평 및 수직으로 감소시키는 성능을 갖는다. 다시 제10도를 참조하면, 보조 채널 데이터는 4 비트 래치 회로(352A, 352B), 보조 FIFO(354), 타이밍 회로(369) 및 동기 회로(371)에 의해 버퍼링되어 메인 채널 디지털 비디오에 동기된다. VRAM＿OUT 데이터는 디멀티플렉서(355)에 의해 Y(휘도), U, V(컬러 성분) 및 FSW＿DAT(고속 스위치 데이터)로 분류된다. FSW＿DAT는 어느 필드 형태가 비디오 RAM에 기록되었는지를 나타낸다. PIP＿FSW 신호는 PIP 회로로부터 직접 수신되어 출력 제어 회로(321)에 인가된다. 출력 제어 회로에서는, 소형 화상 모드 동안 비디오 RAM으로부터 판독된 필드 중 어느 필드가 디스플레이되어야 하는지에 관한 결정이 이루어진다.The auxiliary video input data is sampled at a sample rate of 640f _H and stored in the video RAM 350. The auxiliary data read from the video RAM 350 is represented by VRAM_OUT. The PIP circuit 301 has the capability to reduce the auxiliary picture asymmetrically and horizontally and vertically by the same integer factor. Referring back to FIG. 10, the auxiliary channel data is buffered by the 4-bit latch circuits 352A and 352B, the auxiliary FIFO 354, the timing circuit 369 and the synchronization circuit 371 to be synchronized with the main channel digital video. . The VRAM_OUT data is classified into Y (luminance), U, V (color component) and FSW_DAT (high speed switch data) by the demultiplexer 355. FSW_DAT indicates which field type is recorded in the video RAM. The PIP_FSW signal is received directly from the PIP circuit and applied to the output control circuit 321. In the output control circuit, a determination is made as to which of the fields read from the video RAM should be displayed during the small picture mode.

보조 채널은 640f_H의 샘플률로 샘플링되고, 메인 채널은 1024f_H의 샘플률로 샘플링된다. 보조 채널 FIFO(354)는 보조 채널 샘플률에서 메인 채널 클록률로 테이타를 변환시킨다. 이 과정에서, 비디오 신호는 8/5(1024/640) 압축된다. 이것은 보조 채널 신호를 정확히 디스플레이 하는데 필요한 4/3 압출률 보다 더 큰 수치이다. 따라서, 보조 채널은 43 소형 화상을 정확히 디스플레이 하기 위해 보간 회로에 의해 확장되어야 한다. 보간 회로(359)는 WSP 마이크로 프로세서(340)에 응답하는 보간 제어 회로(371)에 의해 제어된다. 요구되는 보간 회로의 확장량은 5/6이다. 확장 인자 X는 다음 식과 같이 결정된다.The auxiliary channel is sampled at a sample rate of 640f _H , and the main channel is sampled at a sample rate of 1024f _H. The auxiliary channel FIFO 354 converts the data from the auxiliary channel sample rate to the main channel clock rate. In this process, the video signal is 8/5 (1024/640) compressed. This is greater than the 4/3 extrusion rate needed to accurately display the auxiliary channel signal. Thus, the secondary channel is 4 3 It must be extended by interpolation circuits to accurately display small images. Interpolation circuit 359 is controlled by interpolation control circuit 371 responsive to WSP microprocessor 340. The amount of expansion of the interpolation circuit required is 5/6. The expansion factor X is determined by the equation

색도 성분 U＿PIP 및 V＿PIP은 휘도 성분의 보간 성질에 좌우되는 시간 길이 동안 라인 지연 회로(367)에 의해 지연되며, 이 지연 회로는 출력으로서 신호 U＿AUX 및 V＿AUX를 발생시킨다. 메인 및 보조 신호의 각 Y,U 및 V 성분은 FIFO(354,356,358)의 판독 인에이블 신호를 제어함으로써 출력 신호 경로(312)에서의 각 멀티플렉서(315,317,319)에서 합성된다. 멀티플렉서(315,317,319)는 출력 멀티플렉서 제어 회로(321)에 응답한다. 출력 멀티플렉서 제어 회로(321)는 클록 신호 CLK, 라인 개시 신호 SOL,H＿COUNT 신호, 수직 블랭킹 리세트 신호 및 PIP 프로세서와 WSP 마이크로프로세서(340)로부터의 고속 스위치의 출력에 응답한다. 멀티플렉싱된 휘도 및 색도 성분 Y＿MX, U＿MX 및 V＿MX는 각 디지탈/아날로그 변환기(360,362,364)에 각각 공급된다. 디지탈/아날로그 변환기 다음에는 제4도에 도시된 바와 같이 각각 저역 통과 필터(361,363,365)가 후속된다. PIP 프로세서, 게이트 어레이 및 데이터 감소 회로의 여러 기능들은 WSP 마이크로프로세서(340)에 의해 제어된다. WSP 마이크로프로세서(340)는 직렬 버스에 의해 접속되어 있는 TV 마이크로프로세서(216)에 응답한다. 직렬 버스로는 도시된 바와 같이 데이타, 클록 신호, 인에이블 신호 및 리셋트 신호를 위한 라인을 갖는 4개의 와이어 버스가 가능하다. WSP 마이크로프로세서(340)는 WSP 마이크로프로세서 복호 회로(310)를 통해 게이트 어레이의 상이한 회로들과 연결되어 있다.The chroma components U＿PIP and V 및 PIP are delayed by the line delay circuit 367 for a length of time that depends on the interpolation properties of the luminance components, which delay signals generate outputs U＿AUX and V＿AUX. Each of the Y, U, and V components of the main and auxiliary signals are synthesized in each multiplexer 315,317, 319 in the output signal path 312 by controlling the read enable signals of the FIFOs 354,356,358. Multiplexers 315, 317, 319 are responsive to output multiplexer control circuit 321. The output multiplexer control circuit 321 is responsive to the clock signal CLK, the line start signal SOL, the H＿COUNT signal, the vertical blanking reset signal, and the output of the fast switch from the PIP processor and the WSP microprocessor 340. The multiplexed luminance and chromatic components Y＿MX, U＿MX and V＿MX are supplied to the respective digital / analog converters 360,362,364, respectively. The digital to analog converter is followed by low pass filters 361, 363 and 365, respectively, as shown in FIG. Several functions of the PIP processor, gate array, and data reduction circuit are controlled by the WSP microprocessor 340. WSP microprocessor 340 is responsive to TV microprocessor 216 that is connected by a serial bus. The serial bus is capable of four wire buses with lines for data, clock signals, enable signals and reset signals as shown. The WSP microprocessor 340 is connected to different circuits of the gate array through the WSP microprocessor decoding circuit 310.

어떤 경우에서, 디스플레이된 화상의 종횡비 왜곡을 방지하기 위해 43 NTSC 비디오 신호를 4/3 비율로 압축시킬 필요가 있다. 또 다른 경우에서, 비디오 신호는 보통 수직 확대에 의해 일반적으로 수반되는 수평 확대 동작을 실행하도록 확장될 수 있다. 최대 33까지의 수평 확대 동작은 압축을 4/3 이하가 되도록 감소시킴으로써 달성될 수 있다. S-VHS에 대해서는 최대 5.5인 휘도 비디오 대역폭이 1024f_H클록에 대해 8인 나이퀴스트 폴드 오버(Nyquist fold over) 주파수의 상당 퍼센트를 차지하고 있기 때문에, 샘플 보간 회로는 새로운 화소 위치에 대한 유입 비디오를 재계산하는데 사용된다.In some cases, 4 to prevent aspect ratio distortion of the displayed picture. 3 It is necessary to compress the NTSC video signal at 4/3 ratio. In another case, the video signal can be extended to perform a horizontal magnification operation, usually accompanied by vertical magnification. Up to 33 The horizontal magnification operation up to can be achieved by reducing the compression to be 4/3 or less. 5.5 max for S-VHS Luminance video bandwidth is 8 for 1024f _H clock Since it accounts for a significant percentage of the Nyquist fold over frequency, the sample interpolation circuit is used to recalculate the incoming video for the new pixel position.

제6도에 도시된 바와 같이, 휘도 데이타 Y＿MN는 비디오 신호의 압축 또는 확장에 근거한 샘플 값을 재계산하는 메인 신호 경로(304)에서의 보간 회로(337)를 통해 경로 설정된다. 스위치, 즉 전송로 선택기(323,331)의 기능은 FIFO(356) 및 보간 회로(337)의 상대적 위치에 대해 메인 신호 경로(304)의 토폴리지(topology)를 반전시키는 것이다. 특히, 이들 스위치는 보간 회로(337)가 압축을 위해 요구된 바와 같이 FIFO(356)보다 선행할 지 아니면 FIFO(356)가 확장을 위해 요구된 바와 같이 보간 회로(337)보다 선행해야 할 것인지를 선택한다. 스위치(323,331)는 경로 제어 회로(335)에 응답하며, 경로 제어 회로(335)는 또한 WSP 마이크로프로세서(340)에 응답한다. 소형 화상 모드 동안 보조 비디오 신호가 비디오 RAM(340)에 응답한다. 소형 화상 모드 동안 보조 비디오 신호가 비디오 RAM(350)에 저장하기 위해 압축되며 실질적으로는 확장만이 필요하다는 사실은 이미 설명하였다. 따라서, 보조 신호 경로에서는 메인 경로에서와 같은 스위칭은 필요치 않다.As shown in FIG. 6, the luminance data Y_MN is routed through an interpolation circuit 337 in the main signal path 304 that recalculates sample values based on compression or extension of the video signal. The function of the switch, i.e., the channel selectors 323 and 331, is to invert the topology of the main signal path 304 relative to the relative positions of the FIFO 356 and the interpolation circuit 337. In particular, these switches determine whether the interpolation circuit 337 should precede the FIFO 356 as required for compression or whether the FIFO 356 should precede the interpolation circuit 337 as required for expansion. Choose. The switches 323, 331 are responsive to the path control circuit 335, and the path control circuit 335 is also responsive to the WSP microprocessor 340. The auxiliary video signal responds to the video RAM 340 during the small picture mode. It has already been explained that during the small picture mode the auxiliary video signal is compressed for storage in the video RAM 350 and only substantially needs to be expanded. Thus, no switching as in the main path is necessary in the auxiliary signal path.

메인 신호 경로에 대해서는 제9도에 보다 상세히 도시되어 있다. 스위치(323)는 2개의 멀티플렉서(325,327)에 의해 실행된다. 스위치(331)는 멀티플렉서(333)에 의해 실행된다. 3개의 멀티플렉서는 경로 제어 회로(335)에 응답하고, 이 경로 제어 회로(335)는 또한 WSP 마이크로 프로세서(340)에 응답한다. 수평 타이밍/ 동기화 회로(339)는 래치 회로(347, 351)와 멀티플랙서(353) 뿐만 아니라 FIFO의 기록 및 판독을 제어하는 타이밍 신호를 생성한다. 클록 신호 CLK 및 라인 개시 신호 SOL는 클록/ 동기 회로(341)에 의해 발생된다. 아날로그/디지탈 변환 제어 회로(369)는 Y＿MN, WSP 마이크로프로세서(340) 및 UV＿MN의 최상위 비트에 응답한다.The main signal path is shown in more detail in FIG. The switch 323 is implemented by two multiplexers 325 and 327. The switch 331 is executed by the multiplexer 333. The three multiplexers are responsive to the path control circuit 335, which in turn is responsive to the WSP microprocessor 340. The horizontal timing / synchronization circuit 339 generates timing signals that control the writing and reading of the FIFO as well as the latch circuits 347 and 351 and the multiplexer 353. The clock signal CLK and the line start signal SOL are generated by the clock / synchronization circuit 341. The analog / digital conversion control circuit 369 responds to the most significant bits of Y＿MN, WSP microprocessor 340, and UV＿MN.

보간 회로 제어용 회로(349)는 중간 화소 위치 값(K), 보간 회로 보상 필터 가중치(weighting)(C), 휘도에 대한 클록 게이팅 정보 CGY 및 컬러 성분에 대한 클록 게이팅 정보 CGUV를 발생시킨다. 클록 게이팅 정보는 압축하기 위해 일부 클록에서 샘플이 기록되지 못하도록 하거나 확장을 위해 일부 샘플이 여러번 판독되도록 하기 위해서 FIFO 데이터를 일시 정지(추림)시키거나 FIFO 데이타를 반복시킨다.The interpolation circuit control circuit 349 generates the intermediate pixel position value K, the interpolation circuit compensation filter weighting C, the clock gating information CGY for the luminance, and the clock gating information CGUV for the color component. The clock gating information pauses (decimates) the FIFO data or repeats the FIFO data in order to prevent some samples from being written at some clocks for compression or to read some samples multiple times for expansion.

이러한 압축에 대해서는 제15도에 도시되어 있다. LUMA＿RAMP＿IN 라인은 FIFO에 기록되고 있는 램프 비디오 데이타를 나타낸다. WR＿EM＿MN＿Y 신호는 활성 상태일 때 하이이다. 즉, 이 신호가 하이일때에는 데이타가 FIFO에 기록되고 있다는 것을 의미한다. 매 4번째 샘플은 FIFO로 기록된은 것이 금지된다. 불균일한 라인 LUMA＿RAMP＿OUT은 데이타가 최초에 보간되지 않을 경우 FIFO로부터 판독될 때의 휘도 램프 데이타를 나타낸다. 휘도 FIFO로부터 판독되는 램프파의 평균 경사도는 입력 램프파보다 33더 적게 걸린다. 이로써, 4/3 압축이 이루어진다. 보간 회로(337)의 기능은 FIFO 로부터 데이타 판독이 불균일하지 않고 균일하게 될 수 있도록 FIFO에 기록되는 휘도 샘플을 재계산하는 것이다.Such compression is shown in FIG. The LUMA_RAMP_IN line represents the lamp video data being written to the FIFO. The WR＿EM＿MN＿Y signal is high when it is active. In other words, when this signal is high, it means that data is being written to the FIFO. Every fourth sample is forbidden to be recorded as a FIFO. The nonuniform line LUMA_RAMP_OUT represents the luminance ramp data as it is read from the FIFO if the data is not initially interpolated. The average slope of the ramp wave read from the luminance FIFO is 33 Takes less This results in 4/3 compression. The function of the interpolation circuit 337 is to recalculate the luminance samples written to the FIFO so that the data reading from the FIFO is non-uniform and uniform.

확장은 압축과는 정확히 반대의 방법으로 실행될 수 있다. 압축의 경우에 있어서, 기록 인에이블 신호는 금지 펄스의 형태로 부가된 클록 게이팅 정보를 갖는다. 데이터를 확장하기 위해, 클록 게이팅 정보가 판독 인에이블 신호에 인가된다. 이로써 제6도에 도시된 바와 같이 FIFO(356)로부터 판독될 때의 데이타가 일시 정지될 것이다. LUMA＿RAMP＿IN 라인은 FIFO(356)에 기록되기 전의 데이타를 나타내고, 불균일한 라인 LUMA＿RAMP＿OUT은 FIFO(356)로부터 판독될 때의 데이타를 나타낸다. 이 경우, FIFO를 후속하는 보간 회로의 기능은 샘플링된 데이타를 확장후에 불균일한 데이타에서 균일하게 샘플링된 데이타로 재계산하는 것이다. 확장의 경우, FIFO(356)로부터 판독되고 보간 회로(337)를 통해 클록되는 동안 데이타는 일시 정지되어야 한다. 이것은 데이타가 보간 HGL로(337)를 통해 지속적으로 클록되는 압축의 경우와는 다르다. 이러한 압축 및 확장의 경우 모두에 대해, 클록 게이팅 동작은 동기 방식으로 용이하게 실행될 수 있다. 즉, 1024f_H시스템 클록의 상승 구간을 기초로 하여 어떠한 사항들이 발생할 수 있다.Expansion can be done in exactly the opposite way of compression. In the case of compression, the write enable signal has clock gating information added in the form of a inhibit pulse. To extend the data, clock gating information is applied to the read enable signal. This will pause the data as it is read from the FIFO 356 as shown in FIG. The LUMA_RAMP_IN line represents the data before being written to the FIFO 356, and the uneven line LUMA_RAMP_OUT represents the data when it is read from the FIFO 356. In this case, the function of the interpolation circuit following the FIFO is to recalculate the sampled data from non-uniform data to uniformly sampled data after expansion. In the case of expansion, the data must be paused while reading from the FIFO 356 and clocked through the interpolation circuit 337. This is different from the case of compression in which data is continuously clocked through the interpolated HGL 337. For both these compression and expansion cases, the clock gating operation can be easily performed in a synchronous manner. That is, certain things may occur based on the rising period of the 1024f _H system clock.

휘도 보간에 대한 이러한 토폴로지에는 수많은 장점들이 있다. 클록 게이팅 동작 즉, 데이타 추림 및 데이타 반복은 동기 방식으로 실행될 수 있다. 보간 회로와 FIFO의 위치를 서로 교체하고자 할 때 전환가능한 비디오 데이타 토폴로지가 사용되지 않았다면, 판독 또는 기록 클록은 데이타를 일시 정지 또는 반복시키기 위해 더블 클록킹되어야 한다. 더블 클록킹된다는 의미는 단일 클록 사이클에서 2개의 데이타 포인트가 FIFO에 기록되거나 단일 클록 사이클 동안 2개의 데이타 포인트가 FIFO로부터 판독되어야 한다는 것을 의미한다. 그 결과의 회로는 기록 또는 판독 클록 주파수가 시스템 클록 주파수의 2배가 되어야 하기 때문에 시스템클록과 동기적으로 동작하도록 구성될 수 없다. 더욱이, 전환 가능한 토폴로지는 압축과 확장을 행하는데 불과 하나의 보간 회로와 하나의 FIFO 만을 필요로 한다. 만일 본 명세서에 기술된 비디오 전환 장치가 사용되지 않았을 경우, 압축과 확장 기능을 달성하기 위해서는 2개의 FIFO를 사용하여야만 더블 클록 상황을 방지할 수 있다. 확장을 위한 하나의 FIFO는 보간 회로 앞에 설치되어야 하고, 압축을 위한 다른 하나의 FIFO는 보간 회로 다음에 설치될 필요가 있다.There are numerous advantages to this topology for luminance interpolation. Clock gating operations, namely data rounding and data repetition, may be performed in a synchronous manner. If a switchable video data topology was not used when the interpolation circuit and the FIFO were to be swapped with each other, the read or write clock must be double clocked to pause or repeat the data. Double clocked means that two data points must be written to the FIFO in a single clock cycle or two data points must be read from the FIFO during a single clock cycle. The resulting circuit cannot be configured to operate synchronously with the system clock because the write or read clock frequency must be twice the system clock frequency. Moreover, the switchable topology requires only one interpolation circuit and one FIFO to perform compression and expansion. If the video switching device described herein is not used, it is necessary to use two FIFOs to achieve the compression and expansion functions to prevent the double clock situation. One FIFO for expansion needs to be installed before the interpolation circuit, and the other FIFO for compression needs to be installed after the interpolation circuit.

보조 신호의 보간은 보조 신호 경로(306)에서 발생한다. PIP 회로(301)는 유입 비디오 데이타를 저장하도록 6 비트 Y,U,V 8:1:1 필드 메모리인 비디오 RAM(350)을 조정한다. 비디오 RAM(350)은 복수의 메모리 위치에 2개의 필드의 비디오 데이타를 유지한다. 각 메모리 위치는 8 비트의 데이타 비트를 유지한다. 각 8 비트 위치에는 하나의 6 비트 Y(휘도) 샘플(640f_H로 샘플링된) 및 다른 2개의 비트가 있다. 이들 2개의 다른 비트는 고속 스위치 데이타(FSW-DAT), 아니면 U 또는 V 샘플(80f_H로 샘플링된)의 일부를 유지한다. FSW＿DAT 값은 어느 형태의 필드가 비디오 RAM에 기록되어 있는지를 나타낸다. 비디오 RAM(350)에 2개의 필드의 데이타가 저장되어 있고 전체 비디오 RAM(350)이 디스플레이 기간동안 판독되기 때문에, 디스플레이 주사동안 2개의 필드 모두가 판독된다. PIP 회로(301)는 고속 스위치 데이타를 사용하여 어느 필드가 메모리로부터 판독되어 디스플레이될지를 결정할 것이다. PIP 회로는 모션 티어(motion tear) 문제를 해소하기 위해 기록되어 있는 반대의 필드 형태를 항상 판독한다. 판독되는 필드 형태가 디스플레이되는 필드 형태가 아닌 반대 형태일 경우, 비디오 RAM에 저장된 짝수 필드는 이 필드가 메모리로부터 판독될 때 필드의 최상부 라인을 삭제시킴으로써 반전된다. 그 결과, 소형 화상은 모션 티어 없이 정확한 비월주사 주사를 유지한다.Interpolation of the auxiliary signal occurs in the auxiliary signal path 306. PIP circuit 301 adjusts video RAM 350, which is a 6 bit Y, U, V 8: 1: 1 field memory to store incoming video data. Video RAM 350 maintains two fields of video data in a plurality of memory locations. Each memory location holds 8 bits of data bits. In each 8-bit position there is one 6-bit Y (luminance) sample (sampled at 640f _H ) and the other two bits. These two other bits hold part of the fast switch data (FSW-DAT), or U or V sample (sampled at 80f _H ). The FSW_DAT value indicates which type of field is recorded in the video RAM. Since two fields of data are stored in the video RAM 350 and the entire video RAM 350 is read during the display period, both fields are read during the display scan. The PIP circuit 301 will use fast switch data to determine which fields will be read from the memory and displayed. The PIP circuit always reads the opposite field shape that has been recorded to solve the motion tear problem. If the field type to be read is the opposite of the displayed field type, the even field stored in the video RAM is reversed by deleting the top line of the field when this field is read from the memory. As a result, the small picture maintains accurate interlaced scan without the motion tier.

클록/동기 회로(341)는 FIFO(354,356,358)를 동작시키는데 필요한 판독, 기록 및 인에이블 신호를 발생시킨다. 메인 채널 및 보조 채널용의 FIFO는 후속 디스플레이를 위해 요구되는 각 비디오 라인의 메인 채널 부분과 보조 채널 부분을 위한 저장 공간에 데이타를 기록하도록 인에이블된다. 메인 채널과 보조 채널 양자의 데이타가 기록되지 않고 메인 채널 또는 보조 채널 중의 한 채널로부터의 데이타가 기록되므로, 각각의 소스로부터의 데이타를 디스플레이의 동일 비디오 라인 또는 복수 비디오 라인으로 합성하는 것이 필요하다. 보조 채널의 FIFO(354)는 보조 비디오 신호에 동기하여 기록되고, 메인 비디오 신호에 동기하여 메모리로부터 판독된다. 메인 비디오 신호 성분은 메인 비디오 신호에 동기하여 FIFO(356,358)에 기록되고, 메인 비디오에 동기하여 메모리로부터 판독된다. 메인 채널과 보조 채널간의 판독 순서가 전환되는 횟수는 선택된 특수 효과에 좌우된다.Clock / synchronization circuit 341 generates the read, write, and enable signals needed to operate FIFOs 354,356,358. FIFOs for the main channel and the auxiliary channel are enabled to write data to storage space for the main channel portion and the auxiliary channel portion of each video line required for subsequent display. Since data of both the main channel and the auxiliary channel are not recorded but data from one of the main channel or the auxiliary channel is recorded, it is necessary to synthesize data from each source into the same video line or multiple video lines of the display. The FIFO 354 of the auxiliary channel is written in synchronization with the auxiliary video signal and read from the memory in synchronization with the main video signal. The main video signal component is written to the FIFOs 356 and 358 in synchronization with the main video signal and read from the memory in synchronization with the main video. The number of times the reading order is switched between the main and auxiliary channels depends on the selected special effect.

크로핑되어 좌우 양측에 디스플레이된 화상(cropped side-by-side pictures)과 같은 상이한 특수 효과는 라인 메모리 FIFO에 대한 판독 및 기록 인에이블 제어 신호를 조작함으로써 발생된다. 이러한 디스플레이 포맷에 대한 처리는 제7도 및 제8도에 도시되어 있다. 크로핑되어 좌우 양측에 디스플레이된 화상의 경우, 보조 채널의 20488 FIFO(354)에 대한 기록 인에이블 제어 신호(WR＿EN＿AX)는 제7도에 도시된 바와 같이 (1/2)*(4/3) = 0.67 또는 대략 41또는 보조 채널 활성 라인 기간(속도 증가후)의 67동안 활성 상태가 된다. 이것은 신호를 대략 33크로핑(67활성 화상) 및 보조 채널 비디오상에서 실행되는 4/3의 압축비와 일치한다. 제8도의 상부에 도시된 메인 비디오 채널에서, 9108 FIFO(356,358)에 대한 기록 인에이블 제어 신호(WR＿EM＿MN＿Y)는 메인 채널 활성 라인 기간의 (1/2)*(4/3) = 0.67 또는 67동안 활성 상태가 된다. 이것은 대략 33크로핑 및 9108 FIFO에 의해 메인 채널 비디오에 대해 실행되는 4/3의 압출률과 일치한다.Different special effects, such as cropped side-by-side pictures, are generated by manipulating read and write enable control signals to the line memory FIFO. Processing for this display format is shown in FIGS. 7 and 8. For images cropped and displayed on both left and right sides, 2048 of the auxiliary channel The write enable control signal WR＿EN＿AX for the 8 FIFO 354 is (1/2) * (4/3) = 0.67 or approximately 41 as shown in FIG. Or 67 of the auxiliary channel active line duration (after increasing speed). It becomes active during This signals approximately 33 Cropping (67 Active picture) and the compression ratio of 4/3 which is performed on the auxiliary channel video. In the main video channel shown at the top of FIG. 8, 910 The write enable control signal (WR＿EM＿MN＿Y) for 8 FIFO (356,358) is (1/2) * (4/3) = 0.67 or 67 of the main channel active line period. It becomes active during This is about 33 Cropping and 910 Match the extrusion rate of 4/3 which is executed for main channel video by 8 FIFO.

각 FIFO에서는, 비디오 데이타가 버퍼링되어 제시간에 특정 포인트에서 판독된다. 데이타가 각 FIFO로부터 판독될 수 있는 시간의 활성 영역은 선택된 디스플레이 포맷에 의해 결정된다. 크로핑되어 좌우 양측에 화상이 디스플레이되는 모드의 예에서, 메인 채널 비디오는 화면의 중간 지점을 기준으로 좌측에 디스플레이되고 보조 채널 비디오는 우측에 디스플레이된다. 임의의 비디오 부분의 파형은 도시된 바와 같이 메인 채널과 보조 채널이 서로 상이하다. 메인 채널 9108 FIFO의 판독 인에이블 제어 신호(RD＿EN＿MN)는 비디오 백 포치(back porch)에 후속되는 활성 비디오의 개시점에서 시작되는 디스플레이의 디스플레이 활성 라인 기간중 50동안 활성화 된다. 보조 채널 판독 인에이블 제어 신호(RD＿EN＿AX)는 RD＿EN＿MN 신호의 하강 구간에서 시작되고 메인 채널 비디오 프론트 포치(front porch)의 시작점에서 종료되는 디스플레이 활성 라인 기간의 나머지 50동안 활성화된다. 기록 인에이블 제어 신호는 각각의 FIFO 입력 데이타(메인 또는 보조)에 동기되는 한편, 판독 인에이블 제어 신호는 메인 패널 비디오에 동기된다.In each FIFO, video data is buffered and read at a particular point in time. The active area of time at which data can be read from each FIFO is determined by the selected display format. In the example of the mode where cropping is displayed on both the left and right sides, the main channel video is displayed on the left with respect to the middle point of the screen and the auxiliary channel video is displayed on the right. The waveform of any video portion is different from the main channel and the auxiliary channel as shown. Main channel 910 The read enable control signal RD_EN_MN of the 8 FIFO is 50 during the display active line period of the display starting at the beginning of the active video following the video back porch. Is activated. The auxiliary channel read enable control signal (RD＿EN＿AX) starts at the falling edge of the RD＿EN＿MN signal and ends at the beginning of the main channel video front porch. Is activated. The write enable control signal is synchronized to each FIFO input data (main or auxiliary), while the read enable control signal is synchronized to the main panel video.

제1d도에 도시된 디스플레이 포맷은 2개의 거의 전체 필드의 화상을 좌우 양측에 디스플레이하는 포맷으로 디스플레이하고자 할 때 특히 바람직하다. 이러한 디스플레이는 예를 들어 169의 와이드 디스플레이 포맷비 디스플레이를 위해 특히 적합하다. 대부분의 NTSC 신호는 43 포맷으로 표시되며, 이 포맷비는 당연히 129 포맷과도 대응한다. 2개의 43 디스플레이 포맷비 NTSC 화상은 화상을 33크로핑하거나 압착하여 종횡비를 왜곡시킴으로써 동일한 169 디스플레이 포맷비 디스플레이로 제공될 수 있다. 사용자의 기호에 따라서, 화상 크로핑 대종횡비 왜곡의 비율은 0내지 33범위내에서 설정될 수 있다. 예를 들어, 2개의 좌우 양측에 디스플레이된 화상은 16.7압착 및 16.7크로핑된 형태로 제공될 수 있다.The display format shown in FIG. 1d is particularly preferable when it is desired to display in a format for displaying images of two almost entire fields on both left and right sides. Such displays are for example 16 It is particularly suitable for 9's wide display format ratio display. Most NTSC signals have 4 It is displayed in 3 formats, which format is naturally 12 It also corresponds to 9 formats. 2 4 3 Display format ratio NTSC pictures By cropping or squeezing to distort the aspect ratio, the same 16 9 display format ratio can be provided as a display. According to the user's preference, the ratio of image cropping aspect ratio distortion is 0 To 33 It can be set within a range. For example, the image displayed on both left and right sides is 16.7. Crimp and 16.7 It may be provided in cropped form.

169 및 43 디스플레이 포맷비 디스플레이가 모두 62.5 μsec 의 통상적인 라인 길이를 가지므로 169 디스플레이 포맷비 디스플레이를 위한 수평 디스플레이 시간은 43 디스플레이 포맷비 디스플레이와 동일하다. 따라서, NTSC 비디오 신호는 왜곡 없이 정확한 종횡비를 유지하기 위해 4/3 계수로 속도 증가되어야 한다. 4/3 계수는 2개의 디스플레이 포맷의 비로 계산된다.16 9 and 4 3 Display format ratio Since the displays all have a typical line length of 62.5 μsec, 16 9 Horizontal display time for display format ratio display is 4 3 Display Format Same as display ratio. Thus, the NTSC video signal must be speeded up by a factor of 4 to maintain accurate aspect ratio without distortion. The 4/3 coefficient is calculated as the ratio of the two display formats.

본 발명의 특징에 따라 비디오 신호의 속도를 증가시키기 위해 가변 보간 회로가 이용된다. 종래에는 유사 기능을 실행하기 위해 입력 및 출력에서 상이한 클록률을 갖는 FIFO를 사용하여 왔다. 2개의 NTSC 43 디스플레이 포맷비 신호가 하나의 43 디스플레이 포맷비 디스플레이상에 디스플레이될 경우, 각 화상은 50로 왜곡 또는 크로핑되거나 또는 50로 왜곡과 크로핑이 조하보디어야 한다. 와이드 스크린 응용에 필요한 속도 증가에 필적할 만한 속도 증가는 불필요하다.Variable interpolation circuitry is used to increase the speed of the video signal in accordance with aspects of the present invention. Conventionally, FIFOs with different clock rates at the input and output have been used to perform similar functions. 2 NTSC 4 3 display format ratio signal one 4 3 Display Format When displayed on a display, each picture is 50 Distortion or cropping Low distortion and cropping should be achieved. A speed increase comparable to the speed increase needed for wide screen applications is unnecessary.

전술한 동작 모드들 중 어느 하나 예를 들어, 나란한 PIP 또는 POP에 있어서, 메인 화상은 수평 또는 수직 또는 수평, 수직 모두로 확대될 수 있다. 화상이 필연적으로 크로핑되는 점까지 수평으로 확대되는 어느 한 모드에 있어서, 화상의일부를 언제라도 볼 수 있게끔 선택할 수 있도록 하기 위해 사용자가 수평 패닝에 대하여 제어하는 것이 바람직하다. 제6도와 관련하여 상세히 설명한 바와 같이, 확장 모드(메인 화상의 확대)과 압축 모드(나란한 화상)에 대하여 수평 패닝을 제어하는 것이 바람직하다. 제6도의 좌상부는 메인 FIFO(356)와 메인 보간 회로(337)와의 또 다른 상호 접속을 도시하고 있다. 메인 신호 경로는 제11도에 보다 상세히 도시되어 있다. 이들 도면에서 알 수 있는 바와 같이, 메인 신호 경로의 토폴로지는 시스템이 확장 모드에 있는지 또는 압축 모드에 있는지에 다라서 변화한다. 본 명세서에 설명된 수평 패닝 회로의 실행은 이들 모드와는 무관하며 각각의 모드로 동작할 수 있다. 다음은 편의상 메인 휘도 채널에 대해 논하기로 한다. 동일한 패닝을 행하는 것은 메인 색도(U,V) 채널에 대해서도 효과적이다.In any of the above-described operating modes, for example, side by side PIP or POP, the main picture can be enlarged horizontally or vertically or both horizontally and vertically. In either mode where the image is horizontally magnified to the point where it is necessarily cropped, it is desirable for the user to control for horizontal panning to be able to select to view part of the image at any time. As described in detail with reference to Fig. 6, it is preferable to control horizontal panning for the expansion mode (enlargement of the main image) and the compression mode (parallel image). The upper left part of FIG. 6 shows another interconnection of the main FIFO 356 and the main interpolation circuit 337. The main signal path is shown in more detail in FIG. As can be seen in these figures, the topology of the main signal path varies depending on whether the system is in extended mode or compressed mode. The implementation of the horizontal panning circuit described herein is independent of these modes and can operate in each mode. Next, the main luminance channel will be discussed for convenience. Performing the same panning is effective also for the main chromaticity (U, V) channels.

메인 화상이 나란한 모드의 압축 또는 확대 모드의 확장으로부터 크로핑될 때를 메인 비디오 신호의 패닝에 의해 감지한다. 수평 패닝의 효과는 제17도에 도시되어 있다. 화상을 중간까지 패닝하면 크로핑된 화상의 우측 일부 및 좌측 일부와 함께 인간과 공룡의 대부분을 볼 수 있다. 화상을 우측으로 패닝하면 공룡의 대부분을 볼 수 있지만 인간은 기껏해야 그 아랫쪽 다리밖에 볼 수 없다. 화상을 좌측으로 패닝하면 인간의 대부분과 공룡의 몸체 대부분을 볼 수 있지만 공룡의 꼬리 부분은 볼 수 없다.The panning of the main video signal detects when the main picture is cropped from the side by side compression or expansion of the magnification mode. The effect of horizontal panning is shown in FIG. Panning the image halfway allows you to see the majority of humans and dinosaurs along with the right and left parts of the cropped picture. If you pan the image to the right, you can see most of the dinosaurs, but humans can only see the lower leg. Panning the image to the left allows you to see most of the human and most of the dinosaur's body, but not the tail of the dinosaur.

메인 신호 경로에서의 FIFO는 독립적인 기록 및 판독 인에이블 신호를 갖는다. 이로써 FIFO는 메모리에 저장되는 비디오 신호의 부분과 지연될 때를 서로 무관하게 제어할 수 있다. 일반적으로, 신호가 확장 및 크로피오딜 경우, 그 크로핑은 기록 인에이블 신호로서 행해질 수 있다. 이런 방식으로, 디스플레이될 비디오 만이 FIFO에 저장되게 된다. 또한, 기록 인에이블 윈도우를 간단히 조작함으로써 수평 패닝이 달성될 수 있다. 즉, 활성 비디오 기간동안 FIFO로 기록되는 시간 간격이 발생할 수 있다. 이는 제18도 및 제19(a)도 ∼제19(c)도에 도시되어 있다. 제18도는 예를 들어, 제17도의 화상에 대응하는 확대 비디오 신호를 나타낸다. 비디오 신호는 실질적인 파형을 묘사하고자 한 것이 아니다. 제19(a)도는 우측으로 수평 패닝하기 위해 시간이 정해진 기록 인에이블 윈도우를 도시하고 있다. 제19(b)도는 중앙으로 수평 패닝하기 위해 시간이 정해진 기록 인에이블 윈도우를 도시하고 있다. 제19(c)도는 좌측으로 수평 패닝하기 위해 시간이 정해진 기록 인에이블 윈도우를 도시하고 있다. 만일 기록이 보다 빨리 인에이블될 경우, 그 결과는 좌측으로의 카메라 패닝의 결과와 유사하다. 여기에서 디스플레이되는 비디오는 디스플레이의 우측을 향해 스크롤(scroll)하여 나타난다. 이와는 반대로, 만일 기록이 보다 늦게 인에이블 될 경우, 그 결과는 우측으로의 카메라 패닝의 결과와 유사하다. 여기에서 디스플레이되는 비디오는 디스플레이의 좌측을 향해 스크롤하여 나타난다.The FIFO in the main signal path has independent write and read enable signals. This allows the FIFO to control the portion of the video signal stored in memory and when it is delayed. In general, when the signal is extended and cropped, the cropping can be done as a write enable signal. In this way, only the video to be displayed will be stored in the FIFO. In addition, horizontal panning can be achieved by simply manipulating the write enable window. That is, a time interval during which the FIFO is recorded during the active video period may occur. This is illustrated in Figs. 18 and 19 (a) to 19 (c). FIG. 18 shows, for example, an enlarged video signal corresponding to the picture of FIG. The video signal is not intended to describe the actual waveform. Figure 19 (a) shows the write enable window timed for horizontal panning to the right. Figure 19 (b) shows the write enable window timed for horizontal panning to the center. Figure 19 (c) shows the write enable window timed for horizontal panning to the left. If recording is enabled sooner, the result is similar to that of camera panning to the left. The video displayed here appears to scroll to the right of the display. On the contrary, if recording is enabled later, the result is similar to that of camera panning to the right. The video displayed here scrolls toward the left side of the display.

만일 신호가 압축 및 크로핑될 경우, 크로핑은 기록 인에이블 신호 또는 제6도에 도시된 출력 MUX 제어 회로(321)로 행해질 수 있다. 나란한 모드에 있어서, 보조 채널로 스위칭하여 크로핑을 달성할 수 있다. 그러나, 메인 신호 패닝 또한 전술한 바와 같이 기록 인에이블 윈도우를 조작함으로써 달성될 수 있다.If the signal is compressed and cropped, the cropping can be done with the write enable signal or the output MUX control circuit 321 shown in FIG. In side-by-side mode, cropping can be achieved by switching to the auxiliary channel. However, main signal panning can also be achieved by manipulating the write enable window as described above.

메인 비디오의 디스플레이되는 위치 및 디스플레이의 수평 과주사량에 따라서, 판독 인에이블 윈도우 또는 조합된 판독 및 기록 인에이블 윈도우를 조작함으로써 제한된 양의 수평 패닝이 달성될 수 있다. 그러나, 판독 인에이블 윈도우가 정확히 세트되려면 기록 인에이블 윈도우를 충분히 조작하여야 한다.Depending on the displayed position of the main video and the horizontal overscan of the display, a limited amount of horizontal panning can be achieved by manipulating the read enable window or the combined read and write enable window. However, the write enable window must be sufficiently manipulated in order for the read enable window to be set correctly.

Claims

A horizontal panning system for a television device, comprising: means having a wide display format ratio for displaying a processed video signal; Memory means having an asynchronous write and read port for selectively cropping the picture in at least one display mode in which a first area of the picture is cropped and a second area of the picture is displayed in the processed video signal; And signal processing means for generating by processing data in at least one input video signal representing the processed video signal as an image; Recording a write control signal having a selectable phase and a selectable time period related to a sync component of the at least one input video signal to determine which portion of the picture forms the second region in the at least one display mode; A horizontal panning system, comprising means for generating against memory means.

2. The apparatus of claim 1, wherein said signal processing means comprises: a signal processing path having an interpolation circuit and a line memory; Means for operatively exchanging said interpolation circuit and said line memory in said path to selectively compress and expand said data.

3. The horizontal panning system of claim 2, wherein the line memory is a first-in first-out (FIFO) device.

The horizontal panning system according to claim 1, wherein said generating means comprises a microprocessor.

5. The horizontal panning system of claim 4, further comprising means for remotely controlling the microprocessor.

The display apparatus of claim 1, wherein the display means has an arbitrary size, the at least one display mode includes a first display mode in which the image is enlarged and cropped, and the second area corresponds to the arbitrary size. And a second display mode cropped to fill a portion of the display means that is an enlarged portion of the image and the image is smaller than the arbitrary size.

2. The horizontal panning system of claim 1, wherein the image display comprises a direct view cathode ray tube.

The horizontal panning system according to claim 1, wherein the image display comprises a projection cathode ray tube.

The horizontal panning system of claim 1, wherein the image display comprises a liquid crystal display.

A horizontal panning system for a television device, comprising: means having a wide display format ratio for displaying a processed video signal; Memory means having an asynchronous write and read port for selectively cropping the picture in at least one display mode in which a first area of the picture is cropped and a second area of the picture is displayed in the processed video signal; Signal processing means for generating the processed video signal by manipulating data in at least one input video signal representing an image; Write and read control, each having a selectable phase and a selectable time period related to the sync component of the at least one input video signal to determine which part of the picture forms the second region in the at least one display mode. Means for generating a signal to said memory means.

11. The apparatus of claim 10, wherein said signal processing means comprises: a signal processing path having an interpolation circuit and a line memory; Means for operatively exchanging said interpolation circuit and said line memory in said path to selectively compress and expand said data.

12. The horizontal panning system of claim 11, wherein the line memory is a first-in first-out (FIFO) device having asynchronous write and read ports.

11. The horizontal panning system according to claim 10, wherein said generating means comprises a microprocessor.

14. The horizontal panning system of claim 13, further comprising means for remotely controlling the microprocessor.

The display device of claim 10, wherein the display means has an arbitrary size, the at least one display mode comprises a first display mode in which the image is enlarged and cropped, and the second area corresponds to the arbitrary size. And a second display mode in which the enlarged portion of the image is cropped to crop part of the display means smaller than the arbitrary size.

11. The horizontal panning system of claim 10, wherein the image display comprises a direct view cathode ray tube.

11. The horizontal panning system of claim 10, wherein the image display comprises a projection cathode ray tube.

11. The horizontal panning system of claim 10 wherein said image display comprises a liquid crystal display.

A horizontal panning system for a television device, comprising: display means having any size and wide display format ratio for displaying a processed video signal; A first display mode in which an image is enlarged and cropped and a partial image represents an enlarged portion of the image corresponding to the arbitrary size; and wherein the image is cropped and the partial image is smaller than the arbitrary size. Said processed video signal by selectively cropping represented by data in at least one input video signal to form said partial picture for performing a plurality of display modes comprising a second display mode filling a part of the display means; Signal processing means for generating a; A selectable time period and a sync component of the at least one input video signal to determine which partial picture of the picture is displayed in the processed video signal when a portion of the picture is displayed in the processed video signal. And a microprocessor for supplying said signal processing means with a control signal having an associated selectable phase.

20. The horizontal panning system of claim 19, wherein the microprocessor selects a portion of the image that forms the partial image in response to a user command.

A horizontal panning system for a television device, comprising: means having a wide display format ratio for displaying a processed video signal; Means for receiving at least one video signal representative of an image; Means for generating the processed video signal by enlarging the image to fill an area larger than the display means and cropping the image horizontally; Panning control means for selecting different portions of the picture to form the processed video signal, wherein the display means horizontally pans the entire enlarged image when the different portions are selected. system.

A horizontal panning system for a television device, comprising: means having a wide display format ratio for displaying a processed video signal; Means for receiving first and second input video signals representing first and second pictures, respectively; Means for horizontally cropping the first and second pictures and means for combining the first and second cropped pictures to display side by side on the display means, and means for generating the processed video signal. and; Control means for respectively selecting and combining different portions of the first and second images, wherein when each of the different portions is selected, one half of each side portion of the display means is selected from the first and second images. Horizontal panning system, characterized in that the entire panning horizontally.