KR100206718B1 - Non-volatile semiconductor memory cell with one polysilicon layer - Google Patents
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Abstract
본 발명은 불휘발성 반도체 메모리 쎌에 관한 것으로, 터널 산화막이 게이트 패터닝시 게이트 하단에 완전히 묻히도록 하여 게이트 패터닝 이후 후속공정에 의한 손상을 제거하여 쎌의 동작유지 및 내성을 강하게 할 수 있는 불휘발성 반도체 메모리 쎌을 구현한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory chip, in which a tunnel oxide film is completely buried at the bottom of the gate during gate patterning, thereby eliminating damage caused by subsequent processes after gate patterning, thereby increasing the operation and resistance of the wafer. This is an implementation of the memory pool.
Description
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 단일 다결정 실리콘으로 형성된 불휘발성 반도체 메모리 쎌에 관한 것이다.FIELD OF THE INVENTION The present invention relates to nonvolatile semiconductor memory devices, and more particularly to nonvolatile semiconductor memory chips formed from single polycrystalline silicon.
일반적으로, 불휘발성 반도체 메모리 장치중 플래쉬 메모리(Flash Memory)는 플로팅 게이트(Floating Gate)에 전하가 있는가의 여부에 의해 문턱전압(Threthold Voltage: Vth)이 달라지고 이에 의해 콘트롤 게이트(Control Gate)에 일정전압을 가한 경우 소오스(Source) 및 드레인(Drain)간에 흐르는 전류의 양이 달라지므로 이를 판독하여 데이타를 구분한다. 플로팅 게이트에서 전자를 제거하는 것을 소거(erase)라 하고, 플로팅 게이트에 전자를 유도하는 것을 프로그램(Program)이라 하며 플로팅 게이트에 전자가 있는지 없는지를 알아내어 데이타 0, 데이타 1을 구분하는 것을 리이드(Read)라 한다. 이러한 불휘발성 반도체 메모리 장치는 활성영역위에 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)가 적층된 적층구조로 되어 있다. 또한 이러한 적층구조로 구성된 메모리 쎌들과 이들 메모리 쎌에 저장된 정보를 읽기 위한 비트라인(Bit Line), 콘트롤 게이트 전극, 서로 이웃한 메모리 쎌과 메모리 쎌을 연결하는 워드라인으로 구성되어 있다. 도 1은 종래 기술의 일실시예에 따른 단일 폴리실리콘 이이피롬의 쎌 레이아웃도이다. 도 1은 미합중국에 기출원되어 등록받은 기술을 보여주는 것으로서 미국 특허등록번호 4,935,790에 개시되어 있다. 도 1을 참조하면, 단일 폴리실리콘만을 사용하므로 선택 트랜지스터(Select Transistor)와 센싱 트랜지스터(Sensing Transistor)의 게이트 물질이 동일하다. 비트라인과 콘트롤 게이트 전압은 워드라인 게이트 2를 통하여 각각 플로팅 접합과 콘트롤 게이트 접합에 전달될 수 있게 설계되어 있다. 플로팅 게이트는 파울러-노드하임(Fowler-Nordheim) 터널링을 통해 프로그램과 소거를 할 수 있도록 얇은 산화막 4를 하단에 갖는 프로그램용 가지와 센싱 트랜지스터로서의 역할을 하는 센싱용 가지, 그리고 커플링(Coupling)을 통해 플로팅 게이트와 콘트롤 게이트사이의 산화막 4의 양단에 고전압이 인가될 수 있도록 고용량 캐패시터 예를들면 오엔오 캐패시터를 가지는 커플링용 가지로 이루어져 있다. 이때 프로그램 가지와 센싱용 가지의 하단의 얇은 산화막과 게이트 산화막을 동일 활성영역상에 형성되어 있다. 도면부호 5는 얇은 산화막과 커플링용 캐패시터 하단을 고농도 도핑된 영역으로 형성하기 위한 이온주입영역을 나타낸다. 이러한 이온주입영역 5는 게이트 물질 침적전에 형성되게 한다. 한편 단일 폴리실리콘 이이피롬 쎌은 일반적인 이이피롬 쎌과 동일하게 동작이 수행된다. 이러한 단일 폴리실리콘 이이피롬 쎌에서의 문제점은 다음과 같다. 첫째, 플로팅 게이트의 프로그램용 가지 하단에 형성되는 얇은 산화막 예를들면 터널 산화막이 플로팅 게이트의 프로그램용 가지보다 활성영역 방향으로 크게 형성되기 때문에 플로팅 게이트 형성후에 얇은 산화막의 양단이 게이트 밖으로 드러나 있다는 점이다. 이와같이 게이트 밖으로 드러난 터널 산화막은 게이트 물질 패터닝후의 후속공정에 의한 손상 예를들면, 후속 식각 공정에서의 플라즈마 손상 또는 이온주입공정에서의 불순물 트랩핑, 세척공정에서의 습식식각 손상등을 받을 수 있어 터널 산화막질의 손상이 가능하며, 이는 이이피롬 쎌의 동작유지 및 내성의 특성저하를 초래하는 문제점이 있다. 또다른 문제점은 프로그램 경로 및 소거 경로가 리이드(Read) 경로와 동일하므로(이는 프로그램용 게이트 가지와 센싱용 게이트 가지가 동일 활성영역상에 존재하기 때문이다) 리이드 동작시 핫 일렉트론(Hot Electron) 주입에 의해 터널 산화막의 질 저하가 유발되며, 심하게는 리이드 동작조건에 따라 리이드 디스터번스(Read Disturbance)가 발생할 수 있는 문제점이 있다. 결국, 터널링이 일어나는 터널 산화막이 게이트 패터닝후에도 외부환경에 노출되는 것과 상기 터널 산화막이 리이드 동작시의 전류 패스가 활성영역상에 존재하는 것이 문제점이다.In general, a flash memory of a nonvolatile semiconductor memory device has a threshold voltage (Vth) that varies depending on whether or not there is a charge in a floating gate, thereby causing a control gate. When a certain voltage is applied, the amount of current flowing between the source and the drain is different, so data is read and classified. Removing an electron from the floating gate is called erase, and inducing an electron to the floating gate is called a program, and identifying whether there is an electron in the floating gate to distinguish data 0 and data 1 Read). The nonvolatile semiconductor memory device has a stacked structure in which a floating gate and a control gate are stacked on an active region. In addition, the stack includes memory chips having a stacked structure, a bit line for reading information stored in the memory chips, a control gate electrode, and a word line connecting adjacent memory chips and memory chips. 1 is a schematic layout diagram of a single polysilicon ypyrom according to one embodiment of the prior art. 1 is disclosed in US Pat. No. 4,935,790, which illustrates a technology previously filed and registered in the United States. Referring to FIG. 1, since only a single polysilicon is used, the gate materials of the select transistor and the sensing transistor are the same. The bit line and control gate voltage are designed to be transferred to the floating junction and the control gate junction respectively via wordline gate 2. Floating gates include a programming branch with a thin oxide layer 4 at the bottom for sensing and programming through Fowler-Nordheim tunneling, a sensing branch that acts as a sensing transistor, and coupling. It consists of a branch for coupling having a high capacitance capacitor, for example an ohon capacitor, so that a high voltage can be applied across the oxide film 4 between the floating gate and the control gate. At this time, a thin oxide film and a gate oxide film at the bottom of the program branch and the sensing branch are formed on the same active region. Reference numeral 5 denotes an ion implantation region for forming a thin oxide film and a lower end of the coupling capacitor as a highly doped region. This ion implantation region 5 is to be formed before the gate material deposition. On the other hand, a single polysilicon ypyrom 쎌 is operated in the same manner as a general ypyrom 쎌. The problem with this single polysilicon ypyromium is as follows. First, since the thin oxide film formed under the programming branch of the floating gate, for example, the tunnel oxide is formed larger in the direction of the active region than the programming branch of the floating gate, both ends of the thin oxide film are exposed out of the gate after the floating gate is formed. . The tunnel oxide film exposed out of the gate may be damaged by a subsequent process after gate material patterning, for example, plasma damage in a subsequent etching process, trapping of impurities in an ion implantation process, and wet etching damage in a cleaning process. Damage to the oxide film is possible, which causes a problem of maintaining the operation and resistance of the ypyromium 특성. Another problem is that the program path and the erase path are the same as the read path (because the program gate branch and the sensing gate branch exist in the same active region), and hot electron injection during the lead operation is performed. This causes a deterioration in the quality of the tunnel oxide film, and there is a problem in that read disturbance may occur depending on the read operating conditions. As a result, a problem is that a tunnel oxide film in which tunneling occurs is exposed to the external environment even after gate patterning, and a current path in the lead operation of the tunnel oxide film is present in the active region.
본 발명의 목적은 터널 산화막이 게이트 패터닝시 게이트 하단에 완전히 묻히도록 하여 게이트 패터닝 이후 후속공정에 의한 손상을 제거하여 쎌의 동작유지 및 내성을 강하게 할 수 있는 불휘발성 반도체 메모리 쎌을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a nonvolatile semiconductor memory chip capable of completely buried at the bottom of a gate during gate patterning to remove damage caused by subsequent processes after gate patterning, thereby enhancing the operation and resistance of the wafer.
본 발명의 다른 목적은 터널 산화막을 외부환경에 노출되지 않게 하기 위하여 터널 산화막의 위치를 리이드 전류 경로가 되는 활성영역으로부터 분리시키므로써 터널 산화막을 양질로 유지하며 리이드 디스터번스를 방지할 수 있는 불휘발성 반도체 메모리 쎌을 제공함에 있다.Another object of the present invention is to maintain the tunnel oxide film in good quality and prevent lead discontinuity by separating the tunnel oxide film from an active region serving as a lead current path so that the tunnel oxide film is not exposed to the external environment. In providing a memory pool.
도 1은 종래 기술의 일실시예에 따른 단일 폴리실리콘 이이피롬의 쎌 레이아웃도.1 is a schematic layout of a single polysilicon ypyrom according to one embodiment of the prior art.
도 2는 본 발명의 일실시예에 따른 단일 폴리실리콘 이이피롬의 쎌 레이아웃도.Figure 2 is a schematic layout of a single polysilicon ypyrom according to one embodiment of the present invention.
도 3은 도 2의 A-A'절단면을 보여주는 공정단면도.3 is a cross-sectional view of the process taken along the line AA ′ of FIG. 2.
도 4는 도 2의 B-B'절단면을 보여주는 공정단면도.4 is a cross-sectional view of the process taken along line B-B 'of FIG.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 실리콘 기판을 가지는 불휘발성 반도체 메모리 쎌에 있어서, 비트라인과 소오스라인을 연결하는 제1도전층과, 상기 제1도전층과 상기 비트라인 및 소오스라인 접합으로부터 절연된 제2도전층과, 상기 제1도전층과 상기 제2도전층 및 소오스라인 접합과 절연되며 선택 게이트 하단을 통해 비트라인 접합과 연결된 제3도전층과, 상기 제1 및 제2,3도전층과 수직으로 교차하도록 형성되는 선택 게이트와, 상기 제1도전층과 수직으로 교차하게 형성되는 플로팅 게이트와, 상기 제2도전층의 메탈 콘택이 제2캐패시터의 방향에서 상기 선택 게이트의 반대편에 위치하고, 상기 제2도전층에 연결되는 메탈 라인이 비트라인 메탈과 평행하며, 제1캐패시터의 터널 산화막이 플로팅 게이트 하단 내부로 형성되며, 상기 제1캐패시터의 얇은 산화막 하단과 제2캐패시터의 하단이 엔형으로 도핑된 접합으로 완전히 감싸짐을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, in the nonvolatile semiconductor memory chip having a silicon substrate, the first conductive layer connecting the bit line and the source line, the first conductive layer and the bit line A second conductive layer insulated from a source line junction, a third conductive layer insulated from the first conductive layer, the second conductive layer, and a source line junction and connected to a bit line junction through a bottom of a selection gate; And a selection gate formed to vertically intersect the second and third conductive layers, a floating gate formed vertically to intersect the first conductive layer, and a metal contact of the second conductive layer in the direction of the second capacitor. The metal line connected to the second conductive layer opposite to the selection gate is parallel to the bit line metal, and the tunnel oxide layer of the first capacitor moves into the bottom of the floating gate. And a lower end of the thin oxide layer of the first capacitor and a lower end of the second capacitor are completely enclosed by an N-doped junction.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings.
도 2는 본 발명의 일실시예에 따른 단일 폴리실리콘 이이피롬 쎌 레이아웃도이다. 도 2를 참조하면, 터널링에 의한 전자의 경로가 되는 터널 산화막이 전하를 보관하는 역할을 하는 플로팅 게이트 하단에 완전히 묻히게 된 구조이다. 플로팅 게이트 하단의 터널 산화막이 게이트 패터닝후의 공정에 의한 영향을 받지 않기 때문에 손상이 방지되어 산화막 고유의 특성을 유지할 수 있다.FIG. 2 is a layout diagram of a single polysilicon Y pyrom® according to one embodiment of the present invention. Referring to FIG. 2, a tunnel oxide film, which is a path of electrons by tunneling, is completely buried under a floating gate that stores charge. Since the tunnel oxide film at the bottom of the floating gate is not affected by the process after the gate patterning, damage can be prevented and the characteristic of the oxide film can be maintained.
도 3은 도 2의 A-A'절단면의 공정단면도이다. 도 3을 참조하면, 좌측의 콘택(Contact)은 콘트롤 게이트의 메탈 콘택 110을 나타내고, 콘택 110에 인접한 트랜지스터는 워드라인 게이트에 의한 선택 트랜지스터를 나타내며, 고농도 및 저농도 엔형 불순물들의 영역인 N+ 영역 40과 N- 영역 30의 접합은 각각 고농도 엔형 불순물 이온주입과 터널 산화막 50의 저농도 이온주입에 의한 것이다. 상기 N- 영역 30의 접합은 그 상단에 고용량 캐패시터와 플로팅 게이트 커플링 가지 60-2를 가지며, N- 영역 30의 접합과 플로팅 게이트 간의 캐패시터는 정상적인 이이피롬 쎌에서의 콘트롤 게이트와 플로팅 게이트사이의 캐패시터와 동일한 역할을 하게 된다. 즉, N- 영역 30의 접합이 실질적으로 콘트롤 게이트의 역할을 한다.3 is a process cross-sectional view taken along the line AA ′ of FIG. 2. Referring to FIG. 3, a contact on the left side represents a metal contact 110 of a control gate, and a transistor adjacent to the contact 110 represents a selection transistor by a word line gate, and an N + region 40, which is a region of high and low concentration en-type impurities. The junction of the N-region 30 is caused by the high concentration en-type impurity ion implantation and the low concentration ion implantation of the tunnel oxide film 50, respectively. The junction of N-region 30 has a high capacitance capacitor and floating gate coupling branch 60-2 on its top, and the capacitor between junction of N-region 30 and floating gate is between the control gate and floating gate in normal It will play the same role as the capacitor. That is, the junction of N-region 30 substantially serves as a control gate.
도 4는 도 2의 B-B'절단면의 공정단면도이다. 도 4를 참조하면, 좌측부터 비트라인 접합, 워드라인 게이트로 이루어진 선택 트랜지스터 그리고 N+ 영역 40-1 및 N- 영역 30-1의 접합으로 이루어져 있다. B-B'상의 N- 접합 역시 터널 산화막 50-1에의 N- 이온주입에 의해 형성되며, 그 상단에 게이트 산화막과 얇은 산화막을 함께 가지고 상기 산화막 상단에 플로팅 게이트의 프로그램 및 센싱용 가지를 갖는다. 이때 파울러-노드하임 터널링 현상이 일어나는 얇은 산화막은 게이트 패터닝후의 공정에의 노출을 피하기 위해 플로팅 게이트 내부에 위치하고 있다. 이러한 구조에서는 리이드 경로가 되는 활성영역과 전기적으로 절연된 별도의 활성영역(B-B' 선택 트랜지스터로 리이드 경로와 연결되어 있으나 터널 산화막 영역에의 전류흐름은 없음)상에 터널 산화막 50-1을 형성하고 있어 산화막 하단에의 전류흐름에 의한 산화막 열화발생이 근본적으로 일어나지 않게 된다.4 is a process cross-sectional view taken along line BB ′ of FIG. 2. Referring to FIG. 4, a bit line junction, a select transistor formed of a word line gate, and a junction of an N + region 40-1 and an N− region 30-1 are formed from the left side. The N-junction on B-B 'is also formed by N-ion implantation into the tunnel oxide film 50-1, and has a gate oxide film and a thin oxide film on top thereof, and a branch for programming and sensing a floating gate on the oxide film top. At this time, a thin oxide film having a Fowler-Nordheim tunneling phenomenon is located inside the floating gate to avoid exposure to the process after the gate patterning. In this structure, the tunnel oxide layer 50-1 is formed on a separate active region (BB 'select transistor connected to the lead path but no current flow in the tunnel oxide region) electrically insulated from the active region serving as the lead path. Therefore, the deterioration of the oxide film due to the current flow to the bottom of the oxide film does not occur fundamentally.
본 발명에 따르면, 터널 산화막을 게이트 패터닝한후의 후속공정의 영향에서 벗어날 수 있도록 게이트 하단에서 노출되지 않도록 하여 양질을 유지하며 내성이 강하며 리이드 디스터번스를 방지할 수 있는 효과가 있다.According to the present invention, the tunnel oxide film is prevented from being exposed at the bottom of the gate so as to escape the influence of the subsequent process after the gate patterning, thereby maintaining a good quality, having a strong resistance, and preventing lead disturbance.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.
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