KR100206715B1 - Semiconductor device with multi-well structure and method of manufacturing the same - Google Patents
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Abstract
본 발명은 다중 웰 반도체 장치에 관한 것으로, 특히 제1도전형의 반도체 기판상에 형성된 제2도전형의 제1웰과 제1도전형의 제2웰을 가지는 반도체 장치에 있어서, 상기 제2도전형의 제1웰 내부에 형성되어 제1도전형의 채널을 갖는 트랜지스터의 소오스 또는 드레인이 되는 제1도전형의 제3웰과, 상기 제1도전형의 제2웰에 형성되어 제2도전형의 채널을 갖는 트랜지스터의 소오스 및 드레인이 되는 제2도전형의 제4웰을 가짐을 특징으로 하는 반도체 장치를 구현하는 것이다.The present invention relates to a multi-well semiconductor device, and more particularly, to a semiconductor device having a first well of a second conductivity type formed on a semiconductor substrate of a first conductivity type and a second well of a first conductivity type, A third well of the first conductivity type formed in the first well of the first conductivity type and serving as a source or drain of the transistor having the channel of the first conductivity type and a second well of the second conductivity type formed in the second well of the first conductivity type, And a fourth well of a second conductivity type serving as a source and a drain of the transistor having the channel of the second conductivity type.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 사중 웰(Quardaral Well) 이상의 다중 웰 구조를 가지는 반도체 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a multi-well structure over a quadaral well and a method of manufacturing the same.
일반적으로, 반도체 장치가 고집적화됨에 따라 다이나믹 램(Dynamic Random Access Memory: 이하 DRAM이라 칭함), 불휘발성 반도체 메모리 장치(Non-volatile Memory: 이하 NVM이라 칭함)등의 제품에서 종래의 이중 웰(Twin Well)구조에서 일어나는 여러가지 문제들을 해결하고자 삼중 웰(Triple Well)구조를 갖는 반도체 장치를 제작하고 있다. 통상의 경우 삼중 웰 구조는 엔웰(N-Well)안에 포켓 피웰(Pocket P-Well)을 형성하여 피웰, 엔웰, 포켓 피웰의 3개의 웰을 가지는 것이 일반적이다. DRAM에서는 소프트 에러율(Soft Error Rate: 이하 SER이라 칭함)을 줄이는 목적이외에 포켓 피웰에 엔모오스(NMOS) 트랜지스터와 캐패시턴스(Capacitance)로서 쎌(Cell)을 구성하게 되는데 이러한 구성은 엔모오스 트랜지스터에 백바이어스(Back bias)를 가해지는 포켓 피웰의 바이어스를 독립적으로 제어할 수 있는 장점이 있다. 또한 이러한 구성으로 NVM에서는 블럭단위로 쎌 데이타를 소거할 수 있는 장점이 있다. 전술한 바와 같이 삼중 웰 구조를 채택하면 포켓 피웰의 바이어스를 독립적으로 제어할 수 있는 장점으로 인하여 설계시 여러가지 이점을 가진다. 그러나 DRAM, NVM 소자의 특성향상을 위해 삼중 웰 구조가 적용될때, 이에 더불어 고전압 소자 구현을 하기 위해서는 저농도 소오스(Source) 및 드레인(Drain)을 형성하여야 하는데 이때 이를 형성하기 위한 사진공정, 불순물 이온주입 공정, 드라이브-인(Drive-in) 공정이 필수적이다. 또한 DRAM, NVM 소자와 고전압 소자를 단일 칩(One Chip)에 구현하기 위해서는 DRAM, NVM 소자를 위한 삼중 웰 구조 형성공정과 고전압 소자를 위한 저농도 소오스 및 드레인 형성공정이 모두 필요하게 된다. 즉 삼중 웰 공정을 기준으로 할때 고전압 소자를 추가하기 위해서는 이에 따른 사진공정, 불순물 이온주입 공정, 드라이브-인 공정이 추가되는 문제점이 있다.2. Description of the Related Art In general, as a semiconductor device has become highly integrated, a conventional double well (hereinafter, referred to as " double well ") memory device has been proposed in products such as a dynamic random access memory (hereinafter referred to as a DRAM) and a nonvolatile memory In order to solve various problems occurring in the structure of a semiconductor device, a semiconductor device having a triple well structure is manufactured. In general, the triple well structure generally has three wells of a pellet, a pellet, and a pellet, forming a Pocket P-Well in an N-well. In the DRAM, an NMOS transistor and a capacitor are formed in the pocket pin for the purpose of reducing a soft error rate (SER). This configuration is a back bias for the NMOS transistor. It is possible to independently control the bias of the pocket pulse to which the back bias is applied. In addition, with this configuration, NVM has an advantage that cell data can be erased on a block-by-block basis. As described above, adopting the triple well structure has various advantages in design because of the advantage that the bias of the pocket well can be independently controlled. However, when a triple well structure is applied to improve the characteristics of DRAM and NVM devices, a low-concentration source and a drain must be formed in order to implement a high-voltage device. In this case, a photolithography process, Process, and drive-in processes are essential. In order to implement DRAM, NVM and high voltage devices in a single chip, a triple well structure forming process for DRAM and NVM devices and a low concentration source and drain forming process for high voltage devices are all required. That is, in order to add a high-voltage device based on the triple well process, a photolithography process, an impurity ion implantation process, and a drive-in process are added.
도 1은 종래기술에 따른 반도체 장치의 수직단면도이다. 여기서는 삼중 웰 구조를 보여준다. 도 1을 참조하면, 제1도전형 예를들면 피형 또는 엔형의 반도체 기판 1과, 상기 반도체 기판 1상에 마스크(Mask)를 이용한 사진공정 및 불순물 이온주입, 드라이브 인 공정을 이용하여 형성된 제1도전형과 반대형의 제2도전형의 제1웰 2와, 상기 제1웰 2의 상부와 반도체 기판 1의 상부에 걸쳐 마스크를 이용하여 각각 형성된 제1도전형의 제3웰 4 및 제1도전형의 제2웰 3과, 상기 제1웰, 제2웰, 제3웰에 게이트 8 및 소오스 및 드레인 6,7을 통하여 각각 형성된 제2도전형의 채널을 가지는 트랜지스터 110, 제1도전형의 채널을 가지는 트랜지스터 120 및 제2도전형의 채널을 가지는 트랜지스터 130, 제2도전형의 채널을 가지는 140으로 구성되어 있다. 여기서 상기 제2웰 3내에 보통 저농도의 소오스 및 드레인으로 형성된 고전압 트랜지스터가 형성되게 된다. 이러한 삼중 웰에서 고전압 트랜지스터를 형성하기 위해서는 전술한 바와 같은 별도의 추가공정들이 필요하게 되는 문제점이 있다.1 is a vertical cross-sectional view of a conventional semiconductor device. Here we show the triple well structure. Referring to FIG. 1, a semiconductor device includes a semiconductor substrate 1 of a first conductivity type, for example, a mold or a circle, a semiconductor substrate 1, a photolithography process using a mask, A first well 2 of a second conductivity type opposite to that of the conductive type, a third well 4 of the first conductivity type formed by using a mask over the upper portion of the first well 2 and the upper portion of the semiconductor substrate 1, A transistor 110 having a second conductive type channel formed through the gate 8 and the source and drain 6, 7 in the first, second and third wells, respectively, a first conductivity type A transistor 120 having a channel of a second conductivity type, a transistor 130 having a channel of a second conductivity type, and a channel 140 having a channel of a second conductivity type. Here, a high voltage transistor formed of the source and drain of low concentration is usually formed in the second well 3. In order to form a high-voltage transistor in such a triple well, additional steps as described above are required.
본 발명의 목적은 DRAM, NVM등 소자를 구비하는 삼중 웰 공정에 있어서 고전압 소자를 추가하기 위해 포켓 웰(이중 웰일 경우에는 어느 한쪽의 웰)을 고전압 트랜지스터의 소오스 및 드레인에 이용하므로써 고내압 트랜지스터를 형성시켜서 별도의 사진공정, 불순물 이온주입 공정, 드라이브 인 공정의 추가없이 고내압을 획득하여 단일 칩상에 DRAM, NVM, 고전압, 표준 로직등의 여러가지 소자를 구현할 수 있는 사중 웰 구조를 가지는 반도체 장치 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a high voltage transistor using a pocket well (either well in the case of a double well) for a source and a drain of a high voltage transistor in order to add a high voltage device in a triple well process including devices such as DRAM and NVM A semiconductor device having a quadruple-well structure capable of implementing various devices such as DRAM, NVM, high-voltage and standard logic on a single chip by obtaining a high breakdown voltage without adding a separate photolithography process, an impurity ion implantation process, and a drive- And a manufacturing method thereof.
본 발명의 다른 목적은 별도의 추가공정없이 단일 칩내에 여러 단일 소자들을 집적시킬 수 있어 2배 이상의 공정 이득을 가지는 다중 웰이 형성된 반도체 장치 및 그 제조방법을 제공함에 있다.It is another object of the present invention to provide a semiconductor device in which multiple single elements can be integrated in a single chip without any additional process, thereby forming a multiple well having a process gain of twice or more and a manufacturing method thereof.
도 1은 종래 기술에 따른 반도체 장치의 수직단면도.1 is a vertical sectional view of a semiconductor device according to the prior art;
도 2는 본 발명의 일실시예에 따른 반도체 장치의 수직단면도.2 is a vertical sectional view of a semiconductor device according to an embodiment of the present invention.
도 3A∼도 3F는 도 2의 제조 수순을 보여주는 공정단면도.FIGS. 3A to 3F are process sectional views showing the manufacturing procedure of FIG. 2;
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제1도전형의 반도체 기판상에 형성된 제2도전형의 제1웰과 제1도전형의 제2웰을 가지는 반도체 장치에 있어서, 상기 제2도전형의 제1웰 내부에 형성되어 제1도전형의 채널을 갖는 트랜지스터의 소오스 또는 드레인이 되는 제1도전형의 제3웰과, 상기 제1도전형의 제2웰에 형성되어 제2도전형의 채널을 갖는 트랜지스터의 소오스 및 드레인이 되는 제2도전형의 제4웰을 구비함을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device having a first well of a second conductivity type formed on a semiconductor substrate of a first conductivity type and a second well of a first conductivity type, A third well of the first conductivity type formed in the first well of the second conductivity type and serving as a source or drain of the transistor having the channel of the first conductivity type and a third well of the first conductivity type formed in the second well of the first conductivity type, And a fourth well of a second conductivity type serving as a source and a drain of the transistor having the channel of the two conductivity type.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. It should be noted that the same components and parts of the drawings denote the same reference numerals as far as possible.
도 2는 본 발명의 일실시예에 따른 반도체 장치의 수직단면도이다. 도 2를 참조하면, 상기 도 1의 기술과 다른 점은 고전압 트랜지스터 40,70이 추가되어 있다는 것이다. 즉, 여기서의 형성되는 트랜지스터는, 제1도전형의 반도체 기판 1위에 형성된 제2도전형의 트랜지스터 10, 제2도전형의 제1웰 2에 형성된 제1도전형의 트랜지스터 20, 제1도전형의 제3웰 4에 형성된 제2도전형의 트랜지스터 30, 제2도전형의 제1웰 2에 형성된 제2도전형의 고전압 트랜지스터 40, 제1도전형의 제2웰 3에 형성된 제1도전형의 트랜지스터 50과, 제2도전형의 제4웰 5에 형성된 제1도전형의 트랜지스터 60과, 제2도전형의 제1웰 2에 형성된 제2도전형의 고전압 트랜지스터 70과 같은 트랜지스터들이다. 일반적으로 고전압 트랜지스터의 항복전압(Breakdown Voltage)을 높이기 위해서는 저농도의 소오스 및 드레인이 필요하게 된다. 통상의 경우 이러한 저농도의 소오스 및 드레인을 형성하기 위해 소오스 및 드레인의 사진공정과 이온주입 공정 및 드라이브 인 공정이 추가된다. 한편 여러개의 웰(예를들면 이중 웰, 삼중 웰, 사중 웰, 또는 5개이상의 적층웰)을 가지는 공정들에서는 2개 내지 4개의 웰을 갖는 공정의 경우를 기준으로 하여, 다음의 예로든 경우 1, 2, 3에서와 같이 5개 이상의 웰을 갖는 공정에 대해서도 충분히 응용할 수 있다. 경우 1을 설명하기로 한다. 통상의 이중 웰 공정에서는 한쪽 웰을 고전압 트랜지스터의 저농도 소오스 및 드레인으로 공용하여 별도의 마스크와 드라이브 인 공정 단계 없이 고전압 트랜지스터를 구현할 수 있다. 경우 2를 설명하기로 한다. 3개 이상의 웰을 형성하는 공정을 사용하는 경우 포켓 웰을 고전압 트랜지스터의 저농도 소오스 및 드레인으로 공용하여 별도의 마스크와 드라이브 인 공정 단계 없이 고전압 트랜지스터를 구현할 수 있다. 따라서 피형 반도체 기판에 엔웰/피웰/포켓 피웰의 삼중 웰을 구현할 경우에는 고전압 피모오스 트랜지스터를 구현할 수 있고, 엔형 반도체 기판에 피웰/엔웰/포켓 웰의 삼중 웰을 구현할 경우에는 고전압 엔모오스 트랜지스터를 구현할 수 있다. 고전압 트랜지스터가 출력단에 개방 드레인(Open Drain) 방식으로 쓰일 때는 엔모오스, 피모오스 중 어느하나만 고내압이 요구되므로 삼중 웰 구조에서 충분히 구현 가능하다. 경우 3을 설명하기로 한다. 피형 반도체 기판에 엔웰/피웰/포켓 피웰/포켓 엔웰의 사중 웰(Quadraple Well)을 적용한다면 고전압 엔모오스 트랜지스터와 고전압 피모오스 트랜지스터 모두 구현이 가능하다. 도 2에서 보여지는 바와 같이 반도체 기판 1이 피형일 경우에는 고전압 트랜지스터 40이 고전압 피모오스 트랜지스터가 되고 고전압 트랜지스터 70이 고전압 엔모오스 트랜지스터가 된다. 동일한 방법으로 반도체 기판 1이 엔형일 경우에는 고전압 트랜지스터 40이 고전압 엔모오스 트랜지스터가 되고 고전압 트랜지스터 70이 고전압 피모오스 트랜지스터가 됨을 알 수 있다.2 is a vertical sectional view of a semiconductor device according to an embodiment of the present invention. Referring to FIG. 2, high voltage transistors 40 and 70 are added to the technology of FIG. That is, the transistor to be formed here includes the transistor 10 of the second conductivity type formed on the semiconductor substrate 1 of the first conductivity type, the transistor 20 of the first conductivity type formed in the first well 2 of the second conductivity type, A second conductivity type transistor 30 formed in the third well 4 of the first conductivity type, a second conductivity type high voltage transistor 40 formed in the first well 2 of the second conductivity type, a first conductivity type Transistors of the first conductivity type 60 formed in the fourth well 5 of the second conductivity type, and transistors of the second conductivity type high voltage transistor 70 formed in the first well 2 of the second conductivity type. In general, in order to increase the breakdown voltage of a high-voltage transistor, a low-concentration source and drain are required. Normally, photolithography, ion implantation, and drive-in processes of source and drain are added to form such low-concentration sources and drains. On the other hand, in the processes having several wells (for example, a double well, a triple well, a quadruple well, or five or more lamination wells), in the case of a process having two to four wells, 1, 2, and 3, it is possible to sufficiently apply the present invention to a process having five or more wells. Case 1 will be described. In a conventional double well process, one well is commonly used as a low-concentration source and a drain of a high-voltage transistor, and a high-voltage transistor can be implemented without a separate mask and drive process steps. Case 2 will be described. When the process of forming three or more wells is used, the pocket wells are commonly used as a low-concentration source and drain of a high-voltage transistor, and a high-voltage transistor can be implemented without a separate mask and drive process steps. Therefore, when a triple well of an endwell / pitch / pocket well is formed in a semiconductor substrate to be processed, a high voltage phos os transistor can be realized. When a triple well of a pewel / endwell / pocket well is implemented in a circular semiconductor substrate, . When a high-voltage transistor is used as an open drain in the output stage, only one of the emmos and the phymos is required to have a high breakdown voltage, so that it can be sufficiently implemented in a triple well structure. Case 3 will be described. If a quadraple well of the Enel / Phwell / Pocket Phwell / PocketEllwell is applied to the semiconductor substrate, both high-voltage and high-voltage phamos transistors can be implemented. As shown in FIG. 2, when the semiconductor substrate 1 is a feature, the high-voltage transistor 40 becomes a high-voltage pho- ous transistor and the high-voltage transistor 70 becomes a high-voltage micro-transistor. In the same manner, when the semiconductor substrate 1 is in the shape of a circle, it can be understood that the high-voltage transistor 40 becomes a high-voltage emmos transistor and the high-voltage transistor 70 becomes a high-voltage pho- tomosistor transistor.
도 3A∼도3F는 본 발명의 일실시예에 따른 반도체 장치의 제조수순을 보여주는 공정단면도들이다. 도 3A를 참조하면, 먼저 제1도전형의 반도체 기판 1위에 제2도전형의 제1웰을 형성하기 위한 사진공정(여기서는 마스크 9를 사용함), 불순물 이온주입 공정(여기서는 제2도전형의 불순물을 주입함)을 실시하여 제2도전형의 불순물 영역 2-1을 형성한다. 도 3B를 참조하면, 상기 공정후 포토 얼라인(Photo align)을 위한 단차를 형성하기 위한 웰 산화공정과 드라이브 인 공정을 실시하여 제2도전형의 제1웰 2-2를 형성하고, 이어서 제2도전형의 제1웰 2-2의 소정 영역 및 반도체 기판 1상에 마스크 9를 사용하여 제1도전형의 불순물 이온주입을 통한 불순물 영역 4-1, 3-1을 형성한다. 도 3C를 참조하면, 상기 공정후 제1도전형의 제3웰 4-2와 제2웰 3-2를 형성하기 위한 사진공정, 불순물 이온주입공정을 실시하고 상기 제2웰 3-2 내부로 마스크 9를 사용하여 제2도전형의 불순물로써 불순물 영역 5-1을 형성한다. 도 3D를 참조하면, 상기 공정후 상기 불순물 영역 5-1을 통하여 웰 산화공정과 드라이브 인 공정을 거쳐 제2웰 3과 제3웰 4를 완전히 형성함을 보여준다. 도 3E를 참조하면, 통상의 방법으로 게이트들 8을 트랜지스터가 형성될 부분에 형성시킨다. 도 3F를 참조하면, 통상의 방법으로 각각의 게이트 8에 인접되게 각각의 소오스 및 드레인 6,7을 형성하여 여러종류의 트랜지스터들을 형성한다. 이때, 소오스 및 드레인구조는 통상의 여러가지 방법 예를들면 이중확산드레인(DDD) 또는 낮은도핑드레인(LDD)등으로 형성이 가능하다. 여기서 상기 제3웰 4는 제2도전형의 제1웰 2 내부에 형성되는 제1도전형의 포켓 웰이다. 또한 제1웰 2, 제2웰 3, 제3웰 4중 어느 웰에도 해당되지 않는 부분 즉 불순물 이온주입이 되지 않은 부분은 제1도전형의 반도체 기판 1에 그대로 남게된다. 통상 이부분에 형성된 제2도전형의 트랜지스터는 NVM에서 내부 펌핑(Internal Pumping)을 위한 전압 발생기에 쓰이게 된다.3A to 3F are process sectional views showing a manufacturing procedure of a semiconductor device according to an embodiment of the present invention. 3A, a photolithography process (here, using a mask 9) for forming a first well of a second conductivity type on a semiconductor substrate 1 of a first conductivity type, an impurity ion implantation process (here, impurity of a second conductivity type Is implanted to form the impurity region 2-1 of the second conductivity type. Referring to FIG. 3B, the first well 2-2 of the second conductivity type is formed by performing a well oxidation process and a drive process to form a step for photo alignment after the above process, Impurity regions 4-1 and 3-1 are formed by implanting impurity ions of the first conductivity type using a mask 9 on a predetermined region of the first conductivity type well 2-2 and on the semiconductor substrate 1. [ Referring to FIG. 3C, a photolithography process for forming the third well 4-2 and the second well 3-2 of the first conductivity type and an impurity ion implantation process are performed after the above process, and the impurity ions are implanted into the second well 3-2 The impurity region 5-1 is formed as the impurity of the second conductivity type by using the mask 9. Referring to FIG. 3D, the second well 3 and the third well 4 are completely formed through the well oxidation process and the drive process through the impurity region 5-1 after the above process. Referring to FIG. 3E, gates 8 are formed in a portion where transistors are to be formed in a conventional manner. Referring to FIG. 3F, the source and drain regions 6 and 7 are formed adjacent to the respective gates 8 in a conventional manner to form various kinds of transistors. At this time, the source and drain structures can be formed by various conventional methods such as a double diffusion drain (DDD) or a low doping drain (LDD). The third well 4 is a first conductivity type pocket well formed in the first well 2 of the second conductivity type. In addition, the portion of the first well 2, the second well 3, and the third well 4 that does not correspond to any of the wells, that is, the portion where the impurity ion implantation is not performed, remains in the semiconductor substrate 1 of the first conductivity type. The transistor of the second conductivity type formed in this part is used in a voltage generator for internal pumping in NVM.
본 발명에 따르면, DRAM, NVM, 고전압 트랜지스터등 여러종류의 소자들을 단일 칩내에 구현함에 있어, 이중 웰 및 삼중 웰 구조에서의 고전압 소자의 추가를 위한 포켓 웰(이중 웰일 경우에는 어느 한쪽의 웰)을 고전압 동작 트랜지스터의 소오스 및 드레인에 이용하므로써 고내압 트랜지스터를 형성시킬때 사중 웰 구조를 통하여 다수개의 고전압 트랜지스터를 별도의 사진공정, 불순물 이온주입공정, 드라이브 인 공정의 추가없이 형성할 수 있는 효과가 있다.According to the present invention, in order to realize various kinds of devices such as DRAM, NVM, and high voltage transistor in a single chip, a pocket well (either well in the case of a double well) for adding a high voltage device in a double well and a triple well structure, Is used for the source and the drain of the high voltage operation transistor, it is possible to form a plurality of high voltage transistors through a quad well structure without forming a separate photolithography process, an impurity ion implantation process, and a drive process have.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention.
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-
1996
- 1996-10-14 KR KR1019960045752A patent/KR100206715B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| US11894055B2 (en) | 2021-06-04 | 2024-02-06 | Samsung Electronics Co., Ltd. | Semiconductor device |
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