KR100204932B1 - Insulated gate bipolar transistor - Google Patents
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Abstract
본 발명은 절연 게이트 바이폴라 트랜지스터에 관한 것으로, 포켓 이온 주입을 사용하여 불순물로 도핑된 소오스 영역의 표면으로부터의 깊이가 작으면서, 하부에 반대 불순물로 형성된 바디영역을 형성하여 줌으로써 문턱전압의 변동없이 높은 래치업 전류를 얻을 수 있는 절연 게이트 바이폴라 트랜지스터를 구현하며, 그에 따라 래치업의 유발을 최소화할 수 있는 효과를 가진다.The present invention relates to an insulated gate bipolar transistor, and more particularly, to an insulated gate bipolar transistor which uses a pocket ion implantation to form a body region formed of opposite impurities at a lower portion from a surface of a source region doped with an impurity, An insulated gate bipolar transistor capable of obtaining a latch-up current is realized, thereby minimizing the occurrence of latch-up.
Description
본 발명은 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor: 이하 IGBT라 칭함)에 관한 것으로, 래치업 특성이 개선되는 IGBT 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate bipolar transistor (IGBT), and relates to an IGBT having improved latch-up characteristics and a method of manufacturing the same.
일반적으로, 모오스 전계효과트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: 이하 MOSFET라 칭함)가 갖는 높은 임피던스(Impedance)와 바이폴라(Bipolar) 트랜지스터가 갖는 낮은 온 저항 특성을 함께 갖는 소자의 개념을 도입한 IGBT는 낮은 온(ON)-저항과 빠른 스위칭 속도, 우수한 SOA(Safe Operating area)의 장점으로 인해 전력 응용 분야에 적용되는 바이폴라 트랜지스터의 역할을 대체하고 있다. 그러나 IGBT는 소자의 구조상 존재하는 기생 사이리스터(Thyristor)가 동작하는 래치업(Latch up)에 매우 취약하다. 래치업이 발생하는 과정을 도 1을 참조하여 설명하면 다음과 같다. IGBT가 도통 상태에 있을때 많은 홀 캐리어(Hole Carrier)가 P++ 기판 10에서 N- 에피층 30으로 주입된후 P+ 바디(Body) 50과 P- 바디 40을 통해 캐소드(Cathode) 90으로 흐른다. 이때 전체 홀 전류의 상당량이 N+ 소오스 60 하단의 P+ 바디 50과 P- 바디 40을 경유하여 캐소드 90으로 흐르게 되어 P+ 바디 50과 P- 바디 40내의 전압 강하를 발생시킨다. 이같은 전압 강하는 P- 바디 40과 N+ 소오스 60간 접합에 순방향 전압을 가한 효과를 가져온다. 점차로 소자의 홀 전류가 증가하면 어느 순간에 P- 바디 50과 N+ 소오스 60이 순방향으로 도통되고 그 결과 기생 사이리스터가 도통되는 래치업 현상이 발생하게 된다. 이러한 IGBT의 래치업 전류를 향상시키고자 하는 다양한 방법들이 개발되어 왔다. 도 2는 종래 기술의 일실시예에 따른 절연 게이트 바이폴라 트랜지스터의 수직단면도이다. 도 2의 기술은 측벽 확산 N+ 소오스 IGBT는 트랜치 측벽을 통해 확산된 N+ 소오스 60-1을 이용하여 래치업 현상을 줄이고자 하였다. 그러나 이 경우 도 2에 나타낸 바와 같이 N+ 소오스 60-1의 표면으로부터의 깊이가 길어져 소오스 주변을 따라 캐소드로 유입되는 홀 전류의 P++ 바디 50-1내의 경로가 증가된다. 따라서 P++ 바디 50-1내의 전압 강하가 증가하여 래치업의 억제에 한계를 가져오는 문제점이 발생한다.In general, an IGBT incorporating the concept of a device having both a high impedance of a metal oxide semiconductor field effect transistor (MOSFET) and a low on-resistance characteristic of a bipolar transistor The advantages of low on-resistance, fast switching speed and excellent Safe Operating Area (SOA) replace the role of bipolar transistors in power applications. However, the IGBT is very vulnerable to latch-up in which a parasitic thyristor existing in the structure of the device operates. The process of latch-up will now be described with reference to FIG. When the IGBT is in the conduction state, many hole carriers are injected from the P + + substrate 10 to the N-epi layer 30 and then flow to the cathode 90 through the P + body 50 and the P-body 40. At this time, a considerable amount of the total Hall current flows to the cathode 90 via the P + body 50 and the P-body 40 at the bottom of the N + source 60, thereby causing a voltage drop in the P + body 50 and the P- This voltage drop has the effect of applying a forward voltage to the junction between the P-body 40 and the N + source 60. When the Hall current of the device is gradually increased, the P-body 50 and the N + source 60 are turned on in a forward direction, resulting in a latch-up phenomenon in which the parasitic thyristor becomes conductive. Various methods for improving the latch-up current of such an IGBT have been developed. 2 is a vertical cross-sectional view of an insulated gate bipolar transistor according to one embodiment of the prior art. The technique of FIG. 2 attempts to reduce the latch-up phenomenon by using the N + source 60-1 diffused through the sidewall diffusion N + source IGBT through the trench sidewall. However, in this case, as shown in Fig. 2, the depth from the surface of the N + source 60-1 becomes longer, and the path in the P ++ body 50-1 of the hole current flowing into the cathode along the source is increased. Therefore, the voltage drop in the P + + body 50-1 increases, which causes a limitation in suppressing the latch-up.
본 발명의 목적은 래치업을 억제할 수 있는 절연 게이트 바이폴라 트랜지스터 및 그 제조방법을 제공함에 있다.It is an object of the present invention to provide an insulated gate bipolar transistor capable of suppressing latch-up and a method of manufacturing the same.
본 발명의 다른 목적은 실리사이드 박막을 마스크로 활용하는 자기정렬된 포켓 이온 주입(Self-aligned pocket implantation: 이하 SPI라 칭함)을 이용하여 작은 영역을 가지는 소오스를 구현함과 동시에 고농도의 바디를 채널 하단까지 확장시킴으로써, 래치업이 발생하는 임계치 전류가 높아지게 되는 절연 게이트 바이폴라 트랜지스터 및 그 제조방법을 제공함에 있다.It is another object of the present invention to provide a semiconductor device which realizes a source having a small area by using a self-aligned pocket implantation (hereinafter referred to as " SPI ") using a silicide thin film as a mask, So that the threshold current at which latch-up occurs is increased, and a method of manufacturing the same.
도 1은 일반적인 절연 게이트 바이폴라 트랜지스터의 수직단면도.1 is a vertical cross-sectional view of a typical insulated gate bipolar transistor.
도 2는 종래 기술의 일실시예에 따른 절연 게이트 바이폴라 트랜지스터의 수직단면도.2 is a vertical cross-sectional view of an insulated gate bipolar transistor according to one embodiment of the prior art;
도 3은 본 발명의 일실시예에 따른 절연 게이트 바이폴라 트랜지스터의 수직단면도.3 is a vertical cross-sectional view of an insulated gate bipolar transistor according to an embodiment of the present invention.
도 4는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 P++ 바디 부근의 수직단면과 이의 도핑 프로파일을 보여주는 도면.4 is a vertical cross-section of the insulated gate bipolar transistor near the P + + body and its doping profile, according to the present invention.
도 5는 종래 기술과 본 발명의 절연 게이트 바이폴라 트랜지스터의 래치업 특성을 보여주는 특성도.5 is a characteristic diagram showing latch-up characteristics of an insulated gate bipolar transistor of the prior art and the present invention.
도 6a는 본 발명의 절연 게이트 바이폴라 트랜지스터의 전류 밀도에 따른 전류 흐름도.6A is a current flow diagram according to current density of an insulated gate bipolar transistor of the present invention.
도 6b는 도 2의 절연 게이트 바이폴라 트랜지스터의 전류 밀도에 따른 전류 흐름도.6B is a current flow diagram according to the current density of the insulated gate bipolar transistor of FIG.
도 7a는 본 발명의 일실시예에서 트랜치 깊이에 따른 문턱전압(Vth)과 순방향 전압강하(Vf)의 변화를 보여주는 도면.7A is a diagram illustrating a variation of a threshold voltage Vth and a forward voltage drop Vf according to a trench depth in an embodiment of the present invention.
도 7b는 본 발명의 일실시예에서 소오스 형성을 위한 이온주입량의 변화에 따른 문턱전압(Vth)과 순방향 전압강하(Vf)의 변화를 보여주는 도면.FIG. 7B is a graph showing a change in a threshold voltage Vth and a forward voltage drop Vf according to a change in an ion implantation amount for forming a source in an embodiment of the present invention; FIG.
도 7c는 본 발명의 일실시예에서 몸체 영역 형성을 위한 붕소이온 주입 후의 확산시간의 변화에 따른 문턱전압(Vth)과 순방향 전압강하(Vf)의 변화를 보여주는 도면.FIG. 7C is a graph showing changes in threshold voltage (Vth) and forward voltage drop (Vf) according to a change in diffusion time after boron ion implantation for body region formation in an embodiment of the present invention;
도 7d는 본 발명의 일실시예에서 소오스 형성을 위한 이온주입에너지의 변화에 따른 문턱전압(Vth)과 순방향 전압강하(Vf)의 변화를 보여주는 도면.FIG. 7D is a graph showing a variation of a threshold voltage Vth and a forward voltage drop Vf according to a change in ion implantation energy for forming a source in an embodiment of the present invention; FIG.
도 8a ~ 도 8e는 도 3의 제조 공정 수순을 보여주는 공정단면도들.Figures 8A-8E are process cross-sectional views illustrating the manufacturing process sequence of Figure 3;
상기한 목적을 달성하기 위한 본 발명의 요지는, 절연 게이트 바이폴라 트랜지스터에 있어서, 제1도전형으로 형성된 반도체기판과, 상기 반도체기판의 하부표면에 형성된 애노드전극과, 하부표면이 상기 제1도전형의 반도체기판 상부표면에 면접되는 제2도전형의 반도체에피층과, 상기 반도체에피층 주표면에 형성되며 소자 분리 및 전극형성을 위한 트랜치를 사이에 두고 소정거리 이격분리되어 소정두께 형성된 제1절연막들과, 상기 제1절연막들 각각의 상부표면상에 소정 두께로 형성된 게이트 전극과, 상기 트랜치 하부면 및 측벽 일부면에 면접되어 형성되며 상기 제1도전형의 불순물로 고농도 이온주입되어 도핑된 제2확산영역과, 상기 제1절연막 아래 일부와 상기 제2확산영역의 상부표면 일부에 면접하며 상기 제1도전형의 불순물로 이온주입되어 형성된 제1확산영역과, 상기 게이트 전극 및 제1절연막 일측 가장자리로부터 상기 트랜치까지 소정거리 열려 있으며 측면일부가 상기 제1확산영역에 면접하며 하부면이 상기 제2확산영역에 면접하고 측면 일부가 상기 트랜치와 면접하여 상기 제2도전형의 불순물로 상기 제1확산영역내부로 이온주입되어 형성된 제3확산영역과, 상기 게이트 전극 상부 및 상기 트랜치 내부측벽과 상기 제3확산영역 측벽에 소정 두께로 형성된 실리사이드 박막과, 상기 실리사이드 박막 상부 및 상기 게이트 전극 측면과 제3확산영역 상부표면에 면접하여 형성되며 상기 트랜치 내부중 상기 실리사이드 박막 일부 표면과 이격되게 형성된 보호막과, 상기 보호막 상부표면과 상기 개방된 실리사이드 박막에 면접되어 형성된 캐소드 전극을 가지는 것이다.According to an aspect of the present invention, there is provided an insulated gate bipolar transistor comprising: a semiconductor substrate formed with a first conductivity type; an anode electrode formed on a lower surface of the semiconductor substrate; A first insulating film formed on the main surface of the semiconductor so as to be separated from the first insulating film by a predetermined distance by a trench for element isolation and electrode formation, A gate electrode formed on the upper surface of each of the first insulating films to have a predetermined thickness and a gate electrode formed on the lower surface of the trench and a portion of the sidewalls and doped with heavily doped ions of the first conductive type impurity, 2 diffusion region, a portion below the first insulating film and a portion of the upper surface of the second diffusion region, and is ion-implanted with an impurity of the first conductivity type A first diffusion region formed on the gate electrode and the first insulation film, a gate electrode formed on the first diffusion region, a gate electrode formed on the gate electrode, A third diffusion region formed by ion implanting into the first diffusion region with an impurity of the second conductivity type in contact with the trench and formed on the sidewall of the gate electrode and the sidewalls of the trench and the third diffusion region to have a predetermined thickness A protective film formed on the upper surface of the silicide thin film, the upper surface of the gate electrode, and the upper surface of the third diffusion region and spaced apart from a surface of a portion of the silicide thin film; And a cathode electrode formed to be in contact with the thin film.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings.
도 3은 본 발명의 일실시예에 따른 절연 게이트 바이폴라 트랜지스터의 수직단면도이다. 도 3을 참조하면, 애노드(Anode) 전극 95-2와 캐소드(Cathode) 전극 90-2를 공유하면서 좌우 대칭적으로 근접 형성된 2개의 IGBT 구조이다. 1018㎝-3의 농도로 제1도전형 예를들면 P형(Positive type) 불순물이 도핑된 실리콘 기판(P++) 10-2상에 집적된다. 상기 기판 10-2는 동작 전류가 공급되는 애노드 전극 95-2에 접속된다. 상기 기판 10-2의 상부에는 5×1016㎝-3의 불순물 농도를 가지며 제2도전형 예를들면 N형 불순물로 도핑된 N+ 버퍼(Buffer)층 20-2가 10㎛의 두께로 형성되어 있고, N+ 버퍼층 20-2의 상부에는 1×1014㎝-3의 불순물 농도로 도핑되어 있는 N- 에피층 30-2가 형성되어 있다. 상기 N- 에피층 30-2의 주표면중 일부에, 표면의 불순물 농도가 3×1018㎝-3이고 상기 에피층의 트랜치 바닥면으로부터 2㎛의 깊이를 갖는 제2확산영역 예를들면 P++ 확산영역 50-2가 형성되고 P++ 확산영역 50-2의 좌우측에 각각 접하여 1×1017㎝-3의 표면 불순물 농도를 가지며 10.8㎛의 폭과 3㎛의 깊이를 갖는 제1확산영역 예를들면 P-형 바디 40-2가 형성되어 있다. 상기 P형 바디 40-2내에는 엔채널 모오스 트랜지스터의 소오스로 동작하며 표면농도가 1×1020㎝-3의 고농도를 가지며 0.3㎛의 폭, 주표면으로부터 0.4㎛의 깊이를 갖는 제3확산영역 예를들면 N+ 소오스 60-2가 형성되어 있다. 상기 N- 소오스 60-2의 표면으로부터의 깊이 0.4㎛는 최근에 보고된 바 있는 상기 도 2와 같은 측벽 확산 N+ 소오스 IGBT의 N- 소오스의 표면으로부터의 깊이 2㎛에 비해 크게 감소된 크기이다. 상기 N- 에피층 30-2와 P형 바디 40-2 및 N+ 소오스 60-2의 노출된 표면이 서로 나란히 이웃하는 영역에는 게이트 절연막으로 이격되는 게이트 전극 70-2가 형성되어 있다. 게이트 전극 70-2의 하부에 위치하는 P- 형 바디 40-2의 길이, 즉 모오스 트랜지스터의 채널 길이는 1.7㎛이다. 상기 N+ 소오스 영역 60-2의 하부에는 트랜치(Trench) 구조의 바닥면으로부터 확산된 고농도의 P++ 확산영역 50-2가 위치한다. 상기 P++ 확산영역 50-2는 높은 불순물 농도 예컨데 1018㎝-3의 농도를 갖도록 한다. 상기 P++ 확산영역 50-2와 N+ 소오스 영역 60-2는 트랜치의 측벽과 바닥면에 닿는 캐소드 전극 90-2에 공통 접속된다. 본 발명의 특징에 따라 형성된 P++ 확산영역 50-2는 표면으로부터의 깊이가 1㎛인 트랜치 구조의 바닥면에 P형 도핑 불순물 예를들면 붕소(Boron) 이온을 이온 주입한 후 확산시킨다. 본 발명의 IGBT의 N+ 소오스 영역 60-2는, 실리사이드(Silicide) 박막 70-3을 형성한 후 실리사이드 박막 70-3이 존재하지 않는 질화막 스페이서(Spacer)를 선택적으로 식각하여 표면에 노출된 실리콘(P- 바디 40-2)에 N형 도핑 불순물 예를들면 인(Phosphorus)을 이온 주입함으로써 형성된다. 본 발명의 IGBT는 P++ 확산영역이 트랜치 바닥면으로부터 확산됨으로써 P- 바디영역 40-2는 엔형채널이 존재하는 일부 영역에만 존재한다. 또한 N+ 소오스 60-2가 N- 에피층 30-2의 표면으로부터 인의 이온주입을 통해 형성되어 표면으로부터의 깊이가 작게 형성된다. 상기 도 2에 제시되었던 최근에 보고된 측벽 확산 N+ 소오스 IGBT는 P++ 확산영역 50-1의 표면으로부터의 깊이가 P- 바디영역 40-1의 표면으로부터의 깊이에 비해 작기 때문에 P- 바디영역 40-1이 P++ 확산영역 50-1을 둘러싸고 있다. 또한 N+ 소오스 60-1이 트랜치 구조의 측벽을 통해 확산되어 표면으로부터의 깊이가 길게 형성된다.3 is a vertical cross-sectional view of an insulated gate bipolar transistor according to an embodiment of the present invention. Referring to FIG. 3, there are two IGBT structures formed symmetrically close to each other while sharing an anode electrode 95-2 and a cathode electrode 90-2. (P ++) 10-2 doped with a first conductivity type, for example, a P-type (positive type) impurity at a concentration of 10 18 cm -3 . The substrate 10-2 is connected to the anode electrode 95-2 to which an operating current is supplied. An N + buffer layer 20-2 having an impurity concentration of 5 × 10 16 cm -3 and doped with a second conductivity type, for example, an N type impurity, is formed on the substrate 10-2 to a thickness of 10 μm And an N-epi layer 30-2 doped with an impurity concentration of 1 × 10 14 cm -3 is formed on the N + buffer layer 20-2. A second diffusion region having a surface impurity concentration of 3 × 10 18 cm -3 and a depth of 2 μm from the trench bottom surface of the epi layer, for example, P ++ diffusion region 50-2 is formed and has a surface impurity concentration of each contact 1 × 10 17 ㎝ -3 on the right and left sides of the P ++ diffusion zone 50-2, for example, the first diffusion region has a depth and a width of 3㎛ 10.8㎛ And a P-type body 40-2 is formed. In the P-type body 40-2, there is provided a third diffusion region which has a high concentration of 1 × 10 20 cm -3 and has a width of 0.3 μm and a depth of 0.4 μm from the main surface, For example, an N + source 60-2 is formed. The depth of 0.4 mu m from the surface of the N-source 60-2 is greatly reduced from the depth of 2 mu m from the surface of the N-source of the sidewall diffused N + source IGBT as recently reported in Fig. A gate electrode 70-2 is formed in a region where the exposed surfaces of the N-epi layer 30-2, the P-type body 40-2, and the N + source 60-2 are adjacent to each other. The length of the P-type body 40-2 located under the gate electrode 70-2, that is, the channel length of the MOSFET is 1.7 mu m. At a lower portion of the N + source region 60-2, a high concentration P ++ diffused region 50-2 diffused from the bottom surface of the trench structure is located. The P ++ diffusion region 50-2 has a high impurity concentration, for example, a concentration of 10 18 cm -3 . The P ++ diffusion region 50-2 and the N + source region 60-2 are connected in common to a cathode electrode 90-2 which contacts the sidewall and the bottom surface of the trench. The P ++ diffusion region 50-2 formed in accordance with the feature of the present invention ion-implants and diffuses a P-type doping impurity, for example, boron ions, on the bottom surface of the trench structure having a depth of 1 mu m from the surface. The N + source region 60-2 of the IGBT of the present invention is formed by forming a silicide thin film 70-3 and then selectively etching a nitride spacer without a silicide thin film 70-3 to expose the exposed silicon For example, phosphorus (Phosphorus) by implanting an N-type doping impurity into the P-body 40-2. In the IGBT of the present invention, the P ++ diffusion region diffuses from the trench bottom surface, so that the P-body region 40-2 exists only in a part of the region where the circular channel exists. Further, the N + source 60-2 is formed through phosphorus ion implantation from the surface of the N-epitaxial layer 30-2 so that the depth from the surface is formed small. The recently reported sidewall diffused N + source IGBT, as shown in FIG. 2, has a P-body region 40-1 because the depth from the surface of the P ++ diffusion region 50-1 is smaller than the depth from the surface of the P- 1 surrounds the P ++ diffusion region 50-1. Also, the N + source 60-1 is diffused through the sidewalls of the trench structure to form a long depth from the surface.
도 4는 도 3의 도핑 농도에 따른 프로파일(Profile)을 보여주는 수직단면도이다. 도 4를 참조하면, 실선으로 표시된 경계선은 각각 농도가 1016㎝-3, 1017㎝-3, 1018㎝-3인 영역을 나타낸다. P++ 확산영역이 측방향으로 깊숙이 확장되어 N+ 소오스 뿐만아니라 엔형채널이 존재하는 일부 P- 바디 영역의 하부까지 확장되어 있는 것을 알 수 있다. 따라서 래치업을 유발하는 P형 바디(P-)의 대부분을 P++ 확산영역으로 감싸게 되어 래치업이 억제됨을 알 수 있다.4 is a vertical sectional view showing a profile according to the doping concentration of FIG. Referring to FIG. 4, the boundary lines indicated by solid lines represent regions having concentrations of 10 16 cm -3 , 10 17 cm -3 , and 10 18 cm -3 , respectively. It can be seen that the P ++ diffusion region extends deeper in the lateral direction and extends not only to the N + source but also to the lower portion of some P-body region in which a circular channel exists. Therefore, most of the P-type body P- causing the latch-up is wrapped in the P ++ diffusion region, so that latch-up is suppressed.
도 5는 본 발명에 따른 IGBT와 종래 기술에 따른 IGBT에서 순방향 전압강하에 따른 래치업이 발생하는 전류밀도를 비교 도시한 도면이다. 도 5를 참조하면, 여기서는 게이트 전압이 40V인 조건이다. 종래의 측방향 확산된 N+ 소오스 IGBT에서는 전압의 증가에 따라 전류가 증가하다가 역으로 꺽이어 전압이 감소되는 부저항(Negative resistance) 영역이 나타나는 데, 이 점이 래치업이 발생되는 점이다. 이는 래치업이 발생하면 기생 사이리스터가 턴온됨에 따라 전류는 증가하지만 전압은 감소되게 되어 부저항 영역이 나타나는 것으로 알 수 있다. 종래의 IGBT는 약 9000 A/㎠에서 래치업이 발생되는 반면에 본 발명에 따른 IGBT는 래치업이 발생하지 않았으며, 18,000 A/㎠의 높은 전류에서도 래치업이 발생하지 않고 있다.FIG. 5 is a graph showing a comparison of current density at which an IGBT according to the present invention and an IGBT according to a conventional technique generate a latch-up according to a forward voltage drop. Referring to FIG. 5, the gate voltage is 40V. In the conventional lateral diffused N + source IGBT, a negative resistance region appears in which the current increases with an increase in voltage and conversely decreases in voltage, which is a point where latch-up occurs. It can be seen that when the latch-up occurs, the current increases as the parasitic thyristor turns on, but the voltage decreases and the negative resistance region appears. In the conventional IGBT, latch up occurs at about 9000 A / cm < 2 > while latch up does not occur in the IGBT according to the present invention, and latch up does not occur at a high current of 18,000 A / cm < 2 >.
도 6a, 도 6b는 본 발명과 종래 기술 각각의 전류밀도 1500A/㎠일때의 전류흐름을 보여주는 도면들이다. 도 6a 및 도 6b를 참조하면, 도 6a의 IGBT는 N+ 소오스 부근의 홀 전류는 곧바로 P++ 바디로 캐소드로 유입되고 있다. 이와 달리 도 6B의 IGBT는 홀 전류가 바디로 유입된후 상당량의 홀 전류가 N+ 소오스의 주변을 돌아 캐소드로 빠져나가므로 P++ 바디내의 전압 강하가 커져 래치업 전류의 향상에서 한계를 보이게 된다.FIGS. 6A and 6B are diagrams showing current flows at current densities of 1500 A / cm 2 of the present invention and prior art, respectively. Referring to FIGS. 6A and 6B, in the IGBT of FIG. 6A, the Hall current in the vicinity of the N + source is directly supplied to the cathode in the P ++ body. In contrast, in the IGBT of FIG. 6B, since a considerable amount of Hall current flows into the cathode after passing through the N + source after the Hall current flows into the body, the voltage drop in the P ++ body becomes large,
도 7a, 도 7b, 도 7c, 도 7d는 본 발명의 일실시예에 따른 IGBT의 문턱전압과 100A/㎝2의 전류가 흐를때의 순방향 전압강하를 공정 파라미터의 변화로써 나타낸 도면이다. 도 7a는 트랜치 깊이를 0.8㎛ ~ 1.2㎛로 변화할때 문턱전압과 순방향 전압강하가 그다지 달라지지 않음을 보여준다. 도 7b는 N+ 소오스를 위한 이온주입량의 변화에 따른 문턱전압과 순방향 전압 강하이다. 문턱전압과 순방향 전압강하가 달라지지 않음을 보여준다. 도 7c는 P++ 영역을 위한 붕소 이온 주입후의 확산시간의 변화에 대해 문턱전압과 순방향 전압 강하가 무시할 만한 변화에 그친다는 것을 보여준다. 도 7d는 N+ 소오스를 위한 이온주입에너지의 변화에 따른 문턱전압과 순방향 전압강하이다. 문턱전압과 순방향 전압강하가 달라지지 않음을 보여준다.FIGS. 7A, 7B, 7C, and 7D are diagrams showing a threshold voltage of an IGBT and a forward voltage drop when a current of 100 A / cm 2 flows according to an embodiment of the present invention. 7A shows that the threshold voltage and the forward voltage drop are not significantly changed when the trench depth is changed from 0.8 mu m to 1.2 mu m. 7B is a threshold voltage and a forward voltage drop according to a variation of the ion implantation amount for the N + source. The threshold voltage and the forward voltage drop are not changed. Figure 7c shows that the threshold voltage and forward voltage drop are negligible for a change in diffusion time after boron ion implantation for the P ++ region. 7D is a threshold voltage and forward voltage drop according to the change of the ion implantation energy for the N + source. The threshold voltage and the forward voltage drop are not changed.
도 8a ~ 도 8e는 본 발명의 일실시예에 따른 IGBT의 제조 수순을 보여주는 공정단면도들이다. 도 8a를 참조하면, 제1도전형 예를들면 P형의 반도체 기판 10-2상에 N+ 버퍼층 20-2 및 N- 에피층(Epi Layer) 30-2를 성장시킨다음, 상기 N- 에피층 30-2의 주표면상에 제1절연막 예를들면 게이트 열 산화막 80-1을 성장시킨 후 게이트 다결정 실리콘(Gate Polysilicon) 70-2와 제2절연막 예를들면 산화막 80-2를 증착한다. 상기 산화막 80-2에 소자 분리막을 형성한 후 패터닝하여 개구부를 형성한 다음 개구부를 통하여 비등방성 식각을 하여 에피층 30-2의 표면을 노출시킨다. 개구부를 통해 노출된 에피층 30-2의 표면에 제1도전형 예를들면 P형의 불순물인 붕소(Boron) 불순물을 이온주입하여 확산시켜 P- 바디영역 40-2를 형성시킴을 보여준다. 도 8b를 참조하면, 제3절연막 예를들면 질화막을 증착 후 식각을 통하여 질화막 스페이서 85를 형성시킨 후 개구부를 통하여 N- 에피층 30-2 실리콘 표면을 반응성 이온 식각(Reactive Ion Etching: 이하 RIE라 칭함) 공정을 이용하여 식각하여 트랜치 구조를 형성한다. 이때 상기 질화막 스페이서를 마스크로 이용하여 트랜치를 형성한다. 고농도인 5×1015㎝-2의 붕소를 40KeV의 에너지로 트랜치 구조의 바닥면에 이온주입한후, 1000℃에서 120분간 드라이브-인(Drive-in)하여 P++ 확산영역 50-2를 형성시킨다. 도 8c를 참조하면, 상기 제2절연막 예를들면 게이트 전극 70-2 상부표면에 형성된 산화막 80-2를 모두 제거한 후 전체 표면에 티타늄(Titanium)을 증착시켜 박막 70-3을 형성한다. 이후 625℃의 온도에서 티타늄과 N- 에피층 30-2를 상호 반응하게 하여 티타늄 실리사이드(silicide) 박막 70-3을 형성시킨다. 이때 상기 제3절연막 예를들면 질화막 스페이서 85의 상부에 존재하는 티타늄은 상호 반응을 일으키지 않는다. H2O : H2O2: NH4OH = 5 : 1 : 1의 혼합액을 이용하여 상호 반응하지 않은 티타늄을 제거한다. 다음 800℃의 온도에서 상기 티타늄 실리사이드 70-3의 저항을 낮춘다. 도 8d를 참조하면, 질화막 스페이서 85를 선택적으로 제거하여 N- 에피층 30-2의 일부 영역에 대한 개구부를 형성시킨다. 상기 개구부를 통하여 인(Phosphorus) 불순물을 이온 주입하여 N+ 소오스 영역 60-2를 형성한다. 인 불순물의 농도는 1014㎝-2, 이온주입에너지는 40KeV의 조건으로 수행한다. 이때 실리사이드 박막 70-3은 자기정렬된 마스크(self-aligned mask)의 역할을 하므로 실리사이드가 도포된 영역에는 인이 주입되지 않는다. 도 8e를 참조하면, 소자의 전체 표면에 제4절연막 예를들면 80-4를 형성하고 마스크를 이용하여 사진공정후 산화막을 제거하여 알루미늄(aluminium)과 실리콘이 접촉할 수 있는 개구부를 형성시킨다. 이후 알루미늄을 증착하여 캐소드 전극 90-2 및 애노드 전극 95-2를 형성함을 보여준다.8A to 8E are process sectional views showing a manufacturing procedure of an IGBT according to an embodiment of the present invention. Referring to FIG. 8A, an N + buffer layer 20-2 and an N-epi layer 30-2 are grown on a first conductive type, for example, a P-type semiconductor substrate 10-2, A gate insulating film 80-1 is grown on the main surface of the semiconductor substrate 30-2, and then a gate polysilicon 70-2 and a second insulating film such as an oxide film 80-2 are deposited. An isolation layer is formed on the oxide layer 80-2 and then patterned to form an opening. Anisotropic etching is performed through the opening to expose the surface of the epi layer 30-2. Implanting and diffusing a boron impurity of a first conductivity type, for example, a P-type impurity, on the surface of the epi layer 30-2 exposed through the opening to form the P-body region 40-2. Referring to FIG. 8B, a third insulating film, for example, a nitride film is deposited, and a nitride spacer 85 is formed by etching. Then, the N-epi layer 30-2 silicon surface is subjected to reactive ion etching (RIE) Etched to form a trench structure. At this time, a trench is formed by using the nitride film spacer as a mask. Boron at a high concentration of 5 × 10 15 cm -2 was ion-implanted into the bottom surface of the trench structure at an energy of 40 KeV, and then the P ++ diffusion region 50 - 2 was formed by driving-in at 1000 ° C. for 120 minutes . Referring to FIG. 8C, after removing the oxide film 80-2 formed on the second insulating film, for example, the upper surface of the gate electrode 70-2, titanium is deposited on the entire surface to form a thin film 70-3. Then, at a temperature of 625 DEG C, the titanium and the N-epi layer 30-2 are allowed to react with each other to form a titanium silicide thin film 70-3. At this time, the titanium existing on the third insulating film, for example, the nitride film spacer 85 does not cause a mutual reaction. Unreacted titanium is removed using a mixed solution of H 2 O: H 2 O 2 : NH 4 OH = 5: 1: 1. The resistance of the titanium silicide 70-3 is then lowered at a temperature of 800 < 0 > C. Referring to FIG. 8D, the nitride film spacer 85 is selectively removed to form an opening for a part of the N-epi layer 30-2. A phosphorus impurity is ion-implanted through the opening to form an N + source region 60-2. Phosphorous impurity concentration is 10 & lt ; 14 & gt ; cm < -2 & gt ; , and ion implantation energy is 40 KeV. At this time, since the silicide thin film 70-3 serves as a self-aligned mask, phosphorus is not implanted into the region where the silicide is applied. Referring to FIG. 8E, a fourth insulating film, for example, 80-4 is formed on the entire surface of the device, and an oxide film is removed after photolithography using a mask to form an opening through which aluminum and silicon can contact. And then aluminum is deposited to form the cathode electrode 90-2 and the anode electrode 95-2.
본 발명의 IGBT에 따르면, N+ 소오스 영역의 표면으로부터 실리콘 바디로의 깊이가 작으면서 하부에 P++ 확산영역을 형성하여 줌으로써 문턱전압의 변동없이 높은 래치업 전류 억제효과를 얻을 수 있고, 그에 따라 래치업의 유발을 최소화할 수 있게 되는 효과가 있다.According to the IGBT of the present invention, by forming the P ++ diffusion region in the lower portion while the depth from the surface of the N + source region to the silicon body is small, a high latch-up current suppressing effect can be obtained without fluctuation of the threshold voltage, And the like.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention.
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1996
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