KR100200559B1 - Communication apparatus between processors of vms - Google Patents

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Abstract

본 발명은 음성 우편 시스템에서의 프로세서간 통신장치에 관한 것으로, 음성 우편 시스템에 구비된 프로세서간에 통신하는 경우에 에러를 복구할 수 있게 함과 동시에 통신속도를 향상시키도록 하는 음성 우편 시스템에서의 프로세서간 통신 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interprocessor communication apparatus in a voice mail system. The present invention relates to a processor in a voice mail system that improves communication speed while recovering errors when communicating between processors provided in a voice mail system. It relates to an intercommunication device.

종래 음성 우편 시스템의 프로세서간 통신장치에서는 프로세서 모듈 들은 모두 병렬 데이타버스를 통하여 호정보를 송수신하므로 하드웨어적인 프레임 체크 시퀀스(Frame Check Sequence) 기능이 없음으로 인하여 통신중에 에러를 복구할 능력이 없고, 병렬버스를 시분할 방식으로 할당하여 사용하므로 각 프로세서 모듈은 호전송을 하지않는 경우에도 불필요하게 병렬버스를 할당받게 되어 전송속도를 저하시키게 되는 문제점이 있다.In the processor-to-processor communication apparatus of the conventional voice mail system, since all the processor modules transmit and receive call information through a parallel data bus, there is no hardware frame check sequence function and thus there is no ability to recover errors during communication. Since the bus is allocated in a time division manner, each processor module unnecessarily allocates a parallel bus even when no call is transmitted, thereby reducing the transmission speed.

본 발명은 음성 우편 시스템에 구비된 프로세서 모듈간에 통신하는 경우에 에러를 복구 함과 동시에 통신속도를 향상시키므로 프로세서 모듈간의 통신을 보다 효율적으로 할 수 있게 된다. 또한, 본 발명은 프로세서 모듈간에 고속으로 통신할 수 있으므로 음성과 영상을 함께 처리하는 경우에 대하여 유용하게 적용할 수 있고, 별도의 프로세서간 통신 콘트롤러를 구비하지 않아도 되어 시스템의 구조를 간단하게 할 수 있다는 잇점도 있다.In the present invention, when communicating between processor modules included in a voice mail system, an error recovery and communication speed are improved, thereby enabling communication between processor modules more efficiently. In addition, since the present invention can communicate at high speed between processor modules, the present invention can be usefully applied to the case where audio and video are processed together, and the structure of the system can be simplified by not having to provide a separate inter-processor communication controller. There is also an advantage.

Description

음성 우편 시스템의 프로세서간 통신 장치Interprocessor Communication Device in Voice Mail System

본 발명은 음성 우편 시스템에서의 프로세서간 통신장치에 관한 것으로, 특히 음성 우편 시스템에 구비된 프로세서간에 통신하는 경우에 에러를 복구할 수 있게 함과 동시에 통신속도를 향상시키도록 하는 음성 우편 시스템에서의 프로세서간 통신 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interprocessor communication apparatus in a voice mail system. In particular, in the case of communicating between processors provided in a voice mail system, it is possible to recover an error and to improve a communication speed. An interprocessor communication device is provided.

일반적으로 음성 우편 시스템은 다수의 프로세서를 구비하여 해당 프로세서간에 호정보를 송수신하면서 음성 우편 서비스를 제공하여 주고 있다.In general, a voice mail system includes a plurality of processors to provide a voice mail service while transmitting and receiving call information between the processors.

종래 음성 우편 시스템의 프로세서간 통신장치는 도1에 도시된 바와 같이 프로세서간 통신 콘트롤러(10)와 다수의 프로세서 모듈(PM1∼PMn)을 구비하여 이루어 지는데, 프로세서간 통신 콘트롤러(10)와 프로세서 모듈(PM1∼PMn)은 병렬라인으로 이루어진 어드레스/제어버스(ACB) 및 데이타 버스(DTB)로 상호 접속되어 통신 동작을 수행한다.The inter-processor communication apparatus of the conventional voice mail system includes an inter-processor communication controller 10 and a plurality of processor modules PM1 to PMn, as shown in FIG. 1, which includes an inter-processor communication controller 10 and a processor module. PM1 to PMn are connected to each other by an address / control bus ACB and a data bus DTB formed of parallel lines to perform a communication operation.

이와 같은 음성 우편 시스템의 프로세서간 통신장치에서는 프로세서 모듈(PM1∼PMn)간에 호정보를 정확하게 교환할 수 있도록 하기 위하여 외장형의 트로세서간 통신 콘트롤러(10)를 사용하는데, 각 프로세서 모듈(PM1∼PMn)간에 호정보를 주고 받는 경우에는 시분할 방식에 의해 호정보를 주고 받는다. 음성 우편 시스템에서는 32m·sec 단위로하여 주기적으로 임의의 호가 변동되고, 가입자 처리용 보드나 국설/사설망 인터페이스에서 이벤트(event)가 발생되어 그에 따른 정보가 프로세서간 통신 콘트롤러(10)에 전달되면, 프로세서간 통신 콘트롤러(10)는 32m·sec 내에 시분할 할당되는 프로세서 모듈에게 통보한다. 이때, 32m·sec의 시간 중에서 하드웨어적으로 처리되는 시간이 16m·sec 이고, 인터럽트에 의한 소프트웨어적으로 처리되는 시간이 16m·sec 이다. 따라서, n개의 프로세서 모듈(PM1∼PMn)이 구비되어 있는 경우 하나의 프로세서 모듈에게 전송되는 호는 (16/n)m·sec 동안에 처리된다.In the inter-processor communication apparatus of such a voice mail system, an external communication processor 10 is used to accurately exchange call information between the processor modules PM1 to PMn. Each processor module PM1 to PMn is used. If call information is exchanged between), call information is exchanged by time division method. In the voice mail system, if an arbitrary call is periodically changed in units of 32 msec, an event is generated in a subscriber processing board or a local / private network interface, and the corresponding information is transmitted to the interprocessor communication controller 10, The interprocessor communication controller 10 notifies the processor module to be time-divided and allocated within 32 msec. At this time, the time processed by hardware among the time of 32msec is 16msec, and the time processed by software by interrupt is 16msec. Therefore, when n processor modules PM1 to PMn are provided, the call transmitted to one processor module is processed for (16 / n) msec.

이상과 같은 종래 음성 우편 시스템의 프로세서간 통신장치에서는 프로세서 모듈(PM1∼PMn)들은 모두 병렬 데이타버스(DTB)를 통하여 호정보를 송수신하므로 하드웨어적인 프레임 체크 시퀀스(Frame Check Sequence) 기능이 없음으로 인하여 통신중에 에러를 복구할 능력이 없고, 병렬버스를 시분할 방식으로 할당하여 사용하므로 각 프로세서 모듈(PM1∼PMn)은 호전송을 하지않는 경우에도 불필요하게 병렬버스를 할당받게 되어 전송속도를 저하시키게 되는 문제점이 있다.In the inter-processor communication apparatus of the conventional voice mail system as described above, since all the processor modules PM1 to PMn transmit and receive call information through the parallel data bus DTB, there is no hardware hardware frame check sequence function. Since there is no ability to recover errors during communication and the parallel bus is allocated in a time-division manner, each processor module (PM1 to PMn) is unnecessarily allocated to the parallel bus even when no call is transmitted, thereby reducing the transmission speed. There is a problem.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 음성 우편 시스템에 구비된 프로세서 모듈간에 통신하는 경우에 에러를 복구할 수 있게 함과 동시에 통신속도를 향상시킴으로써 프로세서 모듈간의 통신을 보다 효율적으로 수행하도록 하는 데에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and when the communication between the processor modules provided in the voice mail system enables error recovery and improves the communication speed, the communication between the processor modules is more efficient. The purpose is to make it work.

이와 같은 목적을 달성하기 위한 본 발명에 따른 음성 우편 시스템에서의 프로세서간 통신 장치는, 다수의 프로세서 모듈을 직렬제어버스와 직렬데이타버스를 통해 상호 접속하고, 상기 직렬제어버스에 기준 클럭을 공급하기 위한 클럭발생부를 접속하고, 상기 프로세서 모듈은 순차적으로 주워지는 우선순위에 의거하여 상기 직렬데이타버스를 점유하여 호정보를 직렬데이타버스를 통해 송신하고 자신이 수신해야할 호정보가 직렬데이타버스를 통해 인가될 때 호정보를 수신하도록 구성한 것을 특징으로 한다.An interprocessor communication apparatus in a voice mail system according to the present invention for achieving the above object is to interconnect a plurality of processor modules via a serial control bus and a serial data bus, and to supply a reference clock to the serial control bus. Access the clock generator, and the processor module occupies the serial data bus and transmits call information through the serial data bus based on the priorities given sequentially, and the call information to be received is authorized through the serial data bus. When the call information is characterized in that configured to receive.

이와 같은 구성에 의해 본 발명은 음성 우편 시스템에 구비된 프로세서 모듈간에 통신하는 경우에 에러를 복구 함과 동시에 통신속도를 향상시키므로 프로세서 모듈간의 통신을 보다 효율적으로 할 수 있게 된다.By such a configuration, the present invention improves communication speed while recovering errors when communicating between processor modules provided in the voice mail system, thereby enabling communication between processor modules more efficiently.

도1은 종래 음성 우편 시스템의 프로세서간 통신장치를 도시한 도.1 is a diagram illustrating an interprocessor communication apparatus of a conventional voice mail system.

도2는 본 발명에 따른 음성 우편 시스템의 프로세서간 통신장치를 도시한 도.Figure 2 illustrates an interprocessor communication apparatus of a voice mail system according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20 클럭발생부 P1∼Pn : 프로세서 모듈20 Clock Generator P1 to Pn: Processor Module

SCB : 직렬제어버스 SDB : 직렬데이타버스SCB: Serial Control Bus SDB: Serial Data Bus

20 : 클럭발생부 31 : CPU20: clock generator 31: CPU

32 : 공통메모리 33 : 링크레벨 콘트롤러32: common memory 33: link level controller

34 : 버스점유 중재부 35 : RS-422 차동신호 접속부34: bus occupancy arbitration unit 35: RS-422 differential signal connection unit

36 : 로컬제어부36: local control unit

본 발명에 따른 음성 우편 시스템의 프로세서간 통신장치는 도2에 도시된 바와 같이 클럭발생부(20)와 다수의 프로세서 모듈(P1∼Pn)을 구비하고, 각 프로세서 모듈(P1∼Pn)은 직렬제어버스(SCB)와 직렬데이타버스(SDB)를 통해 상호 접속되어 호정보를 송수신 한다. 클럭발생부(20)는 직렬제어버스(SCB)에 접속되어 통신에 필요한 동기클럭을 직렬제어버스(SCB)에 공급한다.The interprocessor communication apparatus of the voice mail system according to the present invention includes a clock generator 20 and a plurality of processor modules P1 to Pn, as shown in FIG. 2, and each processor module P1 to Pn is connected in series. It is connected to each other via control bus (SCB) and serial data bus (SDB) to send and receive call information. The clock generator 20 is connected to the serial control bus SCB and supplies the synchronous clock necessary for communication to the serial control bus SCB.

또한, 각 프로세서 모듈(P1∼Pn)은 CPU(31), 공통메모리(32), 링크레벨 콘트롤러(33), 버스점유 중재부(34), RS-422 차동신호 접속부(35) 및 로컬제어부(36)를 구비하여 이루어 진다. CPU(31)는 공통메모리(32)에 대하여 호정보를 입출력하고, 버스점유 중재부(34)를 통해 직렬데이타버스(SDB)의 점유상태를 확인하여 버스점유 중재부(34)측에 버스점유를 위한 점유제어신호를 출력한다. 공통메모리(32)는 CPU(31)와 링크레벨 콘트롤러(33) 사이에 입출력되는 호정보를 일시 저장하였다가 전달하여 주는 역할을 수행하고, 링크레벨 콘트롤러(33)는 공통메모리(32)와 RS-422 차동신호 접속부(35)간에 호정보를 입출력시키는 동작을 수행함과 동시에 RS-422 차동신호 접속부(35)를 통해 인가되는 버스점유정보를 버스점유 중재부(34)에 출력하는 동작을 수행한다. RS-422 차동신호 접속부(35)는 직렬제어버스(SCB)와 직렬데이타버스(SDB)에 접속되어, 링크레벨 콘트롤러(33)로부터 인가되는 호정보를 직렬데이타버스(SDB)를 통해 전송하고, 직렬데이타버스(SDB)를 통해 수신되는 호정보와 버스점유정보를 링크레벨 콘트롤러(33)측에 인가한다. 버스점유 중재부(34)는 링크레벨 콘트롤러(33)로부터 인가되는 버스점유정보를 저장하였다가 CPU(31)에 출력하고, CPU(31)로부터 인가되는 점유제어신호에 따라 링크레벨 콘트롤러(33)의 동작을 제어한다. 또한, 로컬제어부(36)는 자신이 소속된 프로세서 모듈의 내부회로를 동작시키는데 필요한 제어신호를 발생한다.In addition, each processor module P1 to Pn includes a CPU 31, a common memory 32, a link level controller 33, a bus occupancy arbitration unit 34, an RS-422 differential signal connection unit 35, and a local control unit ( 36). The CPU 31 inputs / outputs call information to the common memory 32, checks the occupation status of the serial data bus SDB through the bus occupancy arbitration section 34, and occupies the bus on the bus occupancy arbitration section 34 side. Outputs the occupancy control signal for. The common memory 32 temporarily stores and transmits call information input and output between the CPU 31 and the link level controller 33, and the link level controller 33 performs the common memory 32 and the RS. Performs input and output of call information between the -422 differential signal connection unit 35 and outputs bus occupancy information applied through the RS-422 differential signal connection unit 35 to the bus occupation arbitration unit 34. . The RS-422 differential signal connection unit 35 is connected to the serial control bus (SCB) and the serial data bus (SDB), and transmits call information applied from the link level controller 33 through the serial data bus (SDB). Call information and bus occupancy information received through the serial data bus SDB are applied to the link level controller 33. The bus occupancy arbiter 34 stores the bus occupancy information applied from the link level controller 33, outputs it to the CPU 31, and links the controller to the link level controller 33 according to the occupancy control signal applied from the CPU 31. To control the operation. In addition, the local controller 36 generates a control signal necessary for operating the internal circuit of the processor module to which it belongs.

한편, 링크레벨 콘트롤러(33)는 공통메모리(32)로 부터의 호정보를 RS-422 차동신호 접속부(35)측에 출력하는 경우 해당 호정보에 HDLC(High-level Data Link Control) 어드레스와 에러체크비트를 삽입하여 RS-422 차동신호 접속부(35)측에 출력하고, RS-422 차동신호 접속부(35)로 부터의 호정보를 인가받는 경우 해당 호정보에 포함되어 있는 HDLC 어드레스가 해당 프로세서 모듈의 HDLC 어드레스와 일치하는 지의 여부를 확인하여 일치하면 호정보를 공통메모리(32)에 출력하고, RS-422 차동신호 접속부(35)로 부터 버스점유정보를 인가받는 경우 해당 버스점유정보를 버스점유 중재부(34)를 경유하여 CPU(31)측에 보내며, CPU(31)로부터 버스점유 중재부(34)를 경유하여 인가되는 점유제어신호에 의해 정보를 입출력하는 동작을 수행한다.On the other hand, when the link level controller 33 outputs call information from the common memory 32 to the RS-422 differential signal connection unit 35, the HDLC (High-level Data Link Control) address and error are displayed on the call information. Inserts a check bit and outputs it to the RS-422 differential signal connection unit 35, and when the call information from the RS-422 differential signal connection unit 35 is received, the HDLC address included in the call information corresponds to the corresponding processor module. If it matches with the HDLC address, the call information is output to the common memory 32. If the bus occupancy information is received from the RS-422 differential signal connection unit 35, the bus occupancy information is acquired. It sends to the CPU 31 via the mediation section 34, and performs information input / output by the occupancy control signal applied from the CPU 31 via the bus occupancy mediation section 34. FIG.

이와 같이 구성된 본 발명에 따른 음성 우편 시스템의 프로세서간 통신장치는 다음과 같이 동작한다.The interprocessor communication apparatus of the voice mail system according to the present invention configured as described above operates as follows.

각 프로세서 모듈(P1∼Pn)은 클럭발생부(20)로부터 직렬제어버스(SCB)를 통하여 인가되는 클럭을 기준클럭으로서 수신하여 동작한다. 링크레벨 콘트롤러(33)는 7Mbps의 전송속도로 정보를 송수신하고, 프레임 체크 시퀀스 기능을 구비하여 에러를 복구하는 능력을 가진다. 그리고, 각 프로세서 모듈(P1∼Pn)은 RS-422 차동신호 접속부(35)에 의해 정보를 RS-422에 의한 차동신호로서 직렬데이타버스(SDB)를 경유하여 직렬로 송수신한다. 또한, 각 프로세서 모듈(P1∼Pn)은 직렬데이타버스(SDB)를 통해 비동기식으로 호정보를 송수신하는데, 자신이 송수신하고자 하는 호정보가 있을 때만 직렬데이타버스(SDB)상에서 데이타가 충돌하지 않도록 버스점유 중재부(34)에 의해 링크레벨 콘트롤러(33)의 동작을 제어함으로써 우선순위에 따라 각 프로세서 모듈(P1∼Pn)의 버스점유를 제어한다. 즉, 각 프로세서 모듈(P1∼Pn)는 미리 정해진 우선순위를 가질수는 없고 일정시간 마다 주기적으로 우선순위가 변경되는데, 직렬데이타버스(SDB)를 점유한 프로세서 모듈은 점유신호를 직렬데이타버스(SDB)상에 인가하여 다른 프로세서 모듈의 버스점유를 방지한다. 예를들어, 우선순위 n번의 프로세서 모듈이 직렬데이타버스(SDB)를 사용하고 나면 점유신호의 출력을 중지함과 동시에 가장 낮은 우선순위로 전환되고, 그후에 다른 프로세서 모듈에 의해 직렬데이타버스(SDB)가 n번 만큼 점유되어 사용되고 나면 최초에 직렬데이타버스(SDB)를 점유했던 프로세서 모듈은 가장 높은 우선순위로 전환된다. n번의 프로세서 모듈이 직렬데이타버스(SDB)를 점유한 이후에 n-1번의 프로세서 모듈이 버스점유권을 가질 수 있으나 버스점유를 요청하지 않으면 n-2번의 프로세서 모듈이 최우선 순위로 버스점유권을 갖게된다. 이와 같이, 버스점유권을 각 프로세서 모듈(P1∼Pn)에게 순차적으로 부여 함으로써 각 프로세서 모듈(P1∼Pn)이 직렬데이타버스(SDB)를 통해 호정보를 송수신한다.Each of the processor modules P1 to Pn receives and operates as a reference clock a clock applied from the clock generator 20 via the serial control bus SCB. The link level controller 33 transmits and receives information at a transmission rate of 7 Mbps, and has a frame check sequence function to recover an error. Each of the processor modules P1 to Pn transmits and receives information serially via the serial data bus SDB as a differential signal by RS-422 by the RS-422 differential signal connection unit 35. In addition, each processor module (P1 ~ Pn) transmits and receives the call information asynchronously via the serial data bus (SDB), so that the data does not conflict on the serial data bus (SDB) only when there is a call information that you want to send and receive The occupation arbitration section 34 controls the operation of the link level controller 33 to control the bus occupancy of each of the processor modules P1 to Pn in order of priority. That is, each of the processor modules P1 to Pn cannot have a predetermined priority and the priority is periodically changed every predetermined time. The processor module occupying the serial data bus SDB uses the serial data bus SDB. To prevent the bus from occupying another processor module. For example, if a processor module of priority n uses serial data bus (SDB), the output of the occupancy signal is stopped and the signal is switched to the lowest priority and then serial data bus (SDB) by another processor module. After n has been occupied by n times, the processor module that originally occupied the serial data bus (SDB) is switched to the highest priority. After n processor modules have occupied the serial data bus (SDB), n-1 processor modules may have bus occupancy rights, but if not requesting bus occupancy, n-2 processor modules have bus occupancy priority. . In this way, the bus occupancy right is sequentially given to each of the processor modules P1 to Pn so that each processor module P1 to Pn transmits and receives call information through the serial data bus SDB.

또한, 각 프로세서 모듈(P1∼Pn)에게는 고유의 HDLC 어드레스가 부여되는데, CPU(31)는 호정보를 송신하는 경우 해당 프레임의 헤드부분에 목적지의 HDLC 어드레스를 부여하여 공통메모리(32), 링크레벨 콘트롤러(33) 및 RS-422 차동신호 접속부(35)를 통해 직렬데이타버스(SDB)에 출력하고, 직렬데이타버스(SDB)로부터 RS-422 차동신호 접속부(35)를 통해 링크레벨 콘트롤러(33)에 호정보가 수신되는 경우 링크레벨 콘트롤러(33)에 의해 해당 프레임의 HDLC 어드레스를 확인하여 자신의 HDLC 어드레스가 수신되었을 때만 해당 호정보를 수신함으로써, 자신에게 인가되는 호정보 만을 수신하게하여 직렬데이타버스(SDB)의 불필요한 점유를 방지한다.In addition, each processor module P1 to Pn is given a unique HDLC address. When the call information is transmitted, the CPU 31 assigns the HDLC address of the destination to the head portion of the corresponding frame, thereby providing a common memory 32 and a link. It outputs to the serial data bus SDB through the level controller 33 and the RS-422 differential signal connection part 35, and the link level controller 33 from the serial data bus SDB through the RS-422 differential signal connection part 35. If call information is received, the link level controller 33 checks the HDLC address of the corresponding frame and receives the call information only when its HDLC address is received. Prevent unnecessary occupancy of the data bus (SDB).

즉, 각 프로세서 모듈(P1∼Pn)은 자신이 호정보를 전송할 필요가 있을때에만 순환적인 우선순위에 따라 직렬데이타버스(SDB)를 점유하고, 자신이 수신해야할 호정보가 인가될때만 호정보를 수신하므로, 불필요한 직렬데이타버스(SDB)의 점유를 방지하므로 고속으로 통신하게 된다. 또한, 호정보를 송수신하는 경우에 링크레벨 콘트롤러(33)에 의해 에러를 정정하므로 통신상의 에러를 정정할 수 있어 정확한 통신이 가능하며, 별도의 프로세서간 통신 콘트롤러를 구비하지 않아도 되어 시스템의 구조를 간단하게 할 수 있다.That is, each processor module (P1 to Pn) occupies the serial data bus (SDB) according to the cyclical priority only when it is necessary to transmit the call information, and the call information only when the call information to be received is authorized Since communication is prevented, unnecessary serial data bus (SDB) is occupied and communication is performed at high speed. In addition, since the error is corrected by the link level controller 33 when transmitting and receiving call information, the communication error can be corrected and accurate communication is possible, and the structure of the system does not need to be provided with a separate inter-processor communication controller. You can do it simply.

이상 설명한 바와 같이, 본 발명은 음성 우편 시스템에 구비된 프로세서 모듈간에 통신하는 경우에 에러를 복구 함과 동시에 통신속도를 향상시키므로 프로세서 모듈간의 통신을 보다 효율적으로 할 수 있게 된다. 또한, 본 발명은 프로세서 모듈간에 고속으로 통신할 수 있으므로 음성과 영상을 함께 처리하는 경우에 대하여 유용하게 적용할 수 있고, 별도의 프로세서간 통신 콘트롤러를 구비하지 않아도 되어 시스템의 구조를 간단하게 할 수 있다는 잇점도 있다.As described above, the present invention improves communication speed while recovering errors when communicating between processor modules provided in the voice mail system, thereby enabling communication between processor modules more efficiently. In addition, since the present invention can communicate at high speed between processor modules, the present invention can be usefully applied to the case where audio and video are processed together, and the structure of the system can be simplified by not having to provide a separate inter-processor communication controller. There is also an advantage.

Claims (3)

음성 우편 시스템의 프로세서간 통신장치에 있어서,In the interprocessor communication apparatus of the voice mail system, 다수의 프로세서 모듈(P1∼Pn)을 직렬제어버스(SCB)와 직렬데이타버스(SDB)를 통해 상호 접속하고, 상기 직렬제어버스(SCB)에 기준 클럭을 공급하기 위한 클럭발생부(20)를 접속하고, 상기 프로세서 모듈(P1∼Pn)은 순차적으로 주워지는 우선순위에 의거하여 상기 직렬데이타버스(SDB)를 점유하여 호정보를 직렬데이타버스(SDB)를 통해 송신하고 자신이 수신해야할 호정보가 직렬데이타버스(SDB)를 통해 인가될 때 호정보를 수신하도록 구성한 것을 특징으로 하는 음성 우편 시스템의 프로세서간 통신장치.A plurality of processor modules P1 to Pn are interconnected via a serial control bus SCB and a serial data bus SDB, and a clock generator 20 for supplying a reference clock to the serial control bus SCB is provided. The processor module P1 to Pn transmit the call information through the serial data bus SDB and occupy the serial data bus SDB according to the priority given sequentially. The inter-processor communication device of the voice mail system, characterized in that configured to receive call information when is authorized through the serial data bus (SDB). 제1항에 있어서,The method of claim 1, 상기 프로세서 모듈(P1∼Pn)은 입출력되는 호정보를 일시 저장하였다가 전달하여 주는 역할을 수행하는 공통메모리(32)와; 인가받은 버스점유정보를 저장하였다가 전달하고, 인가받은 점유제어신호에 따라 제어 동작하는 버스점유 중재부(34)와; 상기 공통메모리(32)에 대하여 호정보를 입출력하고, 상기 버스점유 중재부(34)를 통해 상기 직렬데이타버스(SDB)의 점유상태를 확인하여 버스점유 중재부(34)측에 버스점유를 위한 점유제어신호를 출력하는 CPU(31)와; 상기 직렬제어버스(SCB)와 직렬데이타버스(SDB)에 접속되어, 직렬제어버스(SCB)를 통해 수신되는 기준클럭에 따라 동작하여 상기 직렬데이타버스(SDB)에 대하여 호정보를 송수신함과 동시에 버스점유정보를 수신하는 RS-422 차동신호 접속부(35)와; 상기 버스점유 중재부(34)의 제어에 따라 상기 공통메모리(32)와 RS-422 차동신호 접속부(35)간에 호정보를 입출력시키는 동작을 수행함과 동시에 상기 RS-422 차동신호 접속부(35)를 통해 인가되는 버스점유정보를 상기 버스점유 중재부(34)에 출력하는 동작을 수행하는 링크레벨 콘트롤러(33)와; 자신이 소속된 프로세서 모듈의 내부회로를 동작시키는데 필요한 제어신호를 발생하는 로컬제어부(36)를 구비하는 것을 특징으로 하는 음성 우편 시스템의 프로세서간 통신장치.The processor modules P1 to Pn may include a common memory 32 that temporarily stores and transmits call information inputted and outputted; A bus occupancy arbiter 34 which stores and transmits the authorized bus occupancy information and performs control operation according to an authorized occupancy control signal; Call information is inputted and outputted to the common memory 32, and the bus occupancy arbiter 34 checks the occupancy state of the serial data bus SDB, so that the bus occupancy arbitrator 34 can occupy the bus. A CPU 31 for outputting an occupation control signal; It is connected to the serial control bus (SCB) and the serial data bus (SDB) and operates according to a reference clock received through the serial control bus (SCB) to transmit and receive call information to and from the serial data bus (SDB). RS-422 differential signal connection unit 35 for receiving bus occupancy information; Under the control of the bus occupancy arbitration unit 34, call information is inputted and outputted between the common memory 32 and the RS-422 differential signal connection unit 35, and the RS-422 differential signal connection unit 35 is connected. A link level controller 33 for outputting bus occupancy information applied through the bus occupancy arbiter 34; And a local controller (36) for generating a control signal for operating the internal circuit of the processor module to which the processor module belongs. 제2항에 있어서,The method of claim 2, 상기 링크레벨 콘트롤러(33)는 상기 공통메모리(32)로 부터의 호정보를 RS-422 차동신호 접속부(35)측에 출력하는 경우 해당 호정보에 HDLC 어드레스와 에러체크비트를 삽입하여 상기 RS-422 차동신호 접속부(35)를 통해 직렬데이타버스(SDB)측에 출력하고, 상기 직렬데이타버스(SDB)로부터 RS-422 차동신호 접속부(35)를 통해 호정보를 인가받는 경우 해당 호정보에 포함되어 있는 HDLC 어드레스가 해당 프로세서 모듈의 HDLC 어드레스와 일치하는 지의 여부를 확인하여 일치하면 호정보를 상기 공통메모리(32)에 출력하는 것을 특징으로 하는 음성 우편 시스템의 프로세서간 통신장치.When the link level controller 33 outputs call information from the common memory 32 to the RS-422 differential signal connection unit 35, the link level controller 33 inserts an HDLC address and an error check bit into the corresponding call information. Output to the serial data bus (SDB) side through the 422 differential signal connection unit 35, and if the call information is received from the serial data bus (SDB) via the RS-422 differential signal connection unit 35 included in the call information Inter-processor communication apparatus of a voice mail system, characterized in that the call information is output to the common memory (32) if it is determined whether the HDLC address matches the HDLC address of the corresponding processor module.
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